Verilog-to-Routing

📅 آخر تحديث: ٢٩ يوليو ٢٠٢٦
✍️ نُشر في: ٢٩ يوليو ٢٠٢٦
الموسوعة الحرة

Verilog-to-Routing (VTR) هو نظام مفتوح المصدر لتصميم الدوائر الإلكترونية بمساعدة الحاسوب (CAD) لأجهزة FPGA . [ 1 ] [ 2 ] [ 3 ] يتمثل الغرض الرئيسي من VTR في ربط دائرة معينة موصوفة بلغة Verilog ، وهي لغة وصف الأجهزة ، ببنية FPGA محددة لأغراض البحث والتطوير؛ قد تكون بنية FPGA المستهدفة بنية جديدة يرغب الباحث في استكشافها، أو قد تكون FPGA تجارية موجودة تم تسجيل بنيتها بتنسيق إدخال VTR. يضم مشروع VTR العديد من المساهمين، ومن أبرز الجامعات المتعاونة: جامعة تورنتو ، وجامعة نيو برونزويك ، وجامعة كاليفورنيا، بيركلي . ومن بين المساهمين الآخرين: جوجل ، وجامعة يوتا ، وجامعة برينستون ، وألترا ، وإنتل، وتكساس إنسترومنتس ، ومختبر لينكولن التابع لمعهد ماساتشوستس للتكنولوجيا .

تدفق VTR

تتألف عملية تصميم VTR عادةً من ثلاثة تطبيقات رئيسية: ODIN II الذي يُحوّل كود Verilog إلى دارة بتنسيق Berkeley Logic Interchange Format (BLIF)، وهو تمثيل بياني سهل القراءة للدارة؛ [ 4 ] وABC الذي يُحسّن دارة BLIF الناتجة عن ODIN II؛ وVPR الذي يُجمّع الدارة المُحسّنة ويُوزّعها ويُوجّهها على بنية FPGA المُحددة. توجد بعض الأدوات الاختيارية الإضافية التي يُمكنها معالجة مُخرجات VTR بشكلٍ أكبر. على سبيل المثال، يُمكن لأداة تجميع FASM FPGA إنتاج ملفات بت برمجية لبعض FPGAs التجارية (Xilinx Artix وLattice ice40) في نهاية عملية VTR، بينما تتكامل أداة OpenFPGA مع VTR لإنتاج تخطيط خلية قياسي لـ FPGA جديد (مُقترح). كما يُمكن استخدام أدوات مُختلفة للمرحلة الأولى (توليف HDL) من عملية VTR. على سبيل المثال، يستخدم تدفق Titan [ 5 ] برنامج Quartus لتنفيذ مرحلة توليف HDL إلى منطق، ثم VPR لتنفيذ وضع وتوجيه المكونات، بينما يستخدم Symbiflow أداة توليف Yosys متبوعة بوضع وتوجيه VPR.

أودين 2

يُعدّ ODIN II مُجمِّع لغة وصف الأجهزة (HDL) الخاص بتدفق VTR. يقوم بتحويل كود Verilog المُعطى إلى دائرة BLIF، ويُجري تحسينات على الكود والدائرة، ويُصوِّر الدوائر، [ 6 ] ويُجري عملية ربط جزئية للمنطق بالكتل الصلبة المتاحة في البنية المُعطاة. كما يُمكنه محاكاة تنفيذ الدوائر لأغراض التحقق من صحتها وتحليل استهلاك الطاقة والأداء والحرارة. تتولى جامعة نيو برونزويك صيانة ODIN II . [ 7 ]

جاء في موقع Verilog to Routing الإلكتروني: "تم إيقاف دعم Odin-II وسيتم إزالته في إصدار مستقبلي. يستخدم VTR الآن Parmys كواجهة أمامية افتراضية تستخدم Yosys كمُفصِّل مع تمكين ميزات التعيين الجزئي." [ 8 ]

ABC

تعمل تقنية ABC على تحسين دوائر BLIF من خلال إجراء تحسين منطقي ورسم خرائط تكنولوجية . وتتولى جامعة كاليفورنيا، بيركلي ، صيانة تقنية ABC . [ 9 ]

نائب الرئيس

يُعد Versatile Place and Route (VPR) المكون الأخير من VTR. مدخله عبارة عن دائرة BLIF، والتي يقوم بتعبئتها ووضعها وتوجيهها على بنية FPGA المدخلة.

أثناء عملية التجميع، تُجمّع عناصر المنطق المتجاورة والمرتبطة في الدائرة ضمن كتل منطقية تتوافق مع مكونات FPGA المادية. أثناء عملية التثبيت، تُخصّص هذه الكتل المنطقية، بالإضافة إلى الكتل المادية، لموارد FPGA المادية المتاحة. وأخيرًا، أثناء عملية التوجيه، تُنشأ وصلات الإشارة بين الكتل. طُوّر نظام VPR بشكل أساسي من قِبل جامعة تورنتو ، بمساهمات من العديد من الجامعات والشركات الأخرى. [ 10 ]

FASM

تُنتج أداة تجميع FPGA (genfasm) ملف بتات برمجي من تطبيق VTR (تحديد موضع الدائرة وتوجيهها) على البنى التجارية التي تم إنتاج ملفات بنية VTR كاملة لها تصف جهاز FPGA. يشمل ذلك حاليًا عائلتي Xilinx Artix وLattice ice40 FPGA. وقد طورت جوجل هذه الأداة بشكل أساسي .

انظر أيضاً

مراجع

  1. ↑ موراي، كيفن إي.؛ بيتلين، أوليغ؛ تشونغ، شنغ؛ وانغ، جيا مين؛ الدفراوي، محمد؛ ليغول، جان فيليب؛ شا، يوجين؛ غراهام، آرون جي.؛ وو، جان؛ ووكر، ماثيو جيه بي؛ زينغ، هانكينغ؛ باتروس، بانايوتيس؛ لو، جيسون؛ كينت، كينيث بي.؛ بيتز، فون (2020). "VTR 8: تصميم بمساعدة الحاسوب عالي الأداء ونمذجة معمارية FPGA قابلة للتخصيص". معاملات ACM في التقنيات والأنظمة القابلة لإعادة التكوين . doi : 10.1145/3388617 . S2CID 218517896 . 
  2. ↑ لو، جيسون؛ أحمد، نور الدين؛ كينت، كينيث ب.؛ أندرسون، جيسون؛ روز، جوناثان؛ بيتز، فون؛ غودرز، جيفري؛ واينبرغ، مايكل؛ سومرفيل، أندرو؛ يو، ثين؛ نازارتشوك، كونستانتين؛ نصر، مياد؛ وانغ، سين؛ ليو، تيم (2014). "VTR 7.0: الجيل التالي من بنية نظام التصميم بمساعدة الحاسوب (CAD) لـ FPGAs". معاملات ACM في التقنيات والأنظمة القابلة لإعادة التكوين . 7 (2): 1-30 . doi : 10.1145/2617593 . S2CID 14724049 . 
  3. ↑ روز، جوناثان؛ لو، جيسون؛ يو، تشي واي؛ دينسمور، أوبال؛ غودرز، جيفري؛ سومرفيل، أندرو؛ كينت، كينيث ب.؛ جاميسون، بيتر؛ أندرسون، جيسون (2012). "مشروع VTR: هندسة وتصميم بمساعدة الحاسوب لـ FPGAs من فيريلوج إلى التوجيه". وقائع ندوة ACM/SIGDA الدولية حول مصفوفات البوابات القابلة للبرمجة الميدانية - FPGA '12 . ص 77. doi : 10.1145/2145694.2145708 . ISBN  9781450311557. S2CID 6971747 . 
  4. ↑ "تنسيق تبادل منطق بيركلي (BLIF)". توزيع أدوات أكتوبر . 2 : 197-247 . 1992.
  5. ↑ موراي، كيفن؛ ويتّي، سكوت؛ ليو، سويا؛ لو، جيسون؛ بيتز، فون (2015). "تايتان المُوجَّه بالتوقيت: تمكين المعايير الكبيرة واستكشاف الفجوة بين التصميم بمساعدة الحاسوب الأكاديمي والتجاري". معاملات ACM في التقنيات والأنظمة القابلة لإعادة التكوين . 8 (2): 10. doi : 10.1145/2629579 . S2CID 17502221 . 
  6. ↑ نازارتشوك، كونستانتين؛ هيربرز، راينر؛ كينت، كينيث ب. (2012). "دعم التصور لاستكشاف بنية FPGA". المؤتمر الدولي الثالث والعشرون لمعهد مهندسي الكهرباء والإلكترونيات حول النماذج الأولية السريعة للأنظمة (RSP) . الصفحات 128-134 . doi : 10.1109/RSP.2012.6380701 . ISBN  978-1-4673-2789-3. S2CID 27165710 . 
  7. ↑ جاميسون، بيتر؛ كينت، كينيث ب.؛ غريبيان، فرناز؛ شانون، ليزلي (2010). "أودين 2 - أداة توليف مفتوحة المصدر بلغة فيريلوج HDL لأبحاث التصميم بمساعدة الحاسوب". المؤتمر الدولي السنوي الثامن عشر لجمعية مهندسي الكهرباء والإلكترونيات حول آلات الحوسبة المخصصة القابلة للبرمجة الميدانية، 2010. الصفحات 149-156 . doi : 10.1109/FCCM.2010.31 . ISBN  978-1-4244-7142-3. S2CID 9780102 . 
  8. ↑ "أودين الثاني" . تم الاطلاع عليه بتاريخ 17 يناير 2025 .
  9. ↑ "نظام للتوليف والتحقق المتسلسل". بيركلي إيه بي سي . 2009.
  10. ↑ "VPR: أداة جديدة للتعبئة والوضع والتوجيه لأبحاث FPGA". المنطق القابل للبرمجة الميدانية وتطبيقاته . سبرينغر برلين هايدلبرغ. 1997.