النقل الفائق

يتوفر بروتوكول HyperTransport بأربعة إصدارات - 1.x، 2.0، 3.0، و3.1 - تعمل بترددات تتراوح بين 200 ميجاهرتز و3.2 جيجاهرتز. وهو أيضًا اتصال DDR أو " معدل نقل بيانات مزدوج "، أي أنه يرسل البيانات على الحافتين الصاعدة والهابطة لإشارة الساعة . يتيح ذلك معدل نقل بيانات أقصى يبلغ 6400 ميجا نقلة/ثانية عند التشغيل بتردد 3.2 جيجاهرتز. يتم التفاوض على تردد التشغيل تلقائيًا مع شريحة اللوحة الأم (الجسر الشمالي) في الحوسبة الحديثة.   

يدعم بروتوكول HyperTransport عرض بت قابل للتفاوض تلقائيًا، يتراوح من 2 إلى 32  بت لكل وصلة؛ ويوجد وصلتان أحاديتان الاتجاه لكل ناقل HyperTransport. مع ظهور الإصدار 3.1، الذي يستخدم وصلات 32 بت كاملة ويستفيد من تردد التشغيل الكامل لمواصفات HyperTransport 3.1، يصل معدل النقل النظري إلى 25.6 جيجابايت /ثانية (3.2 جيجاهرتز × عمليتا نقل لكل دورة ساعة × 32 بت لكل وصلة) لكل اتجاه، أو 51.2 جيجابايت/ثانية كمعدل نقل إجمالي، مما يجعله أسرع من معظم معايير الناقلات الحالية لمحطات عمل الحواسيب الشخصية والخوادم، بالإضافة إلى كونه أسرع من معظم معايير الناقلات للحوسبة والشبكات عالية الأداء.    

يمكن دمج روابط ذات عروض نطاق مختلفة في تكوين نظام واحد، كما في رابط 16 بت إلى وحدة معالجة مركزية أخرى ورابط 8 بت إلى جهاز طرفي، مما يتيح اتصالاً أوسع بين وحدات المعالجة المركزية ، واتصالاً أقل عرض نطاق للأجهزة الطرفية عند الحاجة. كما يدعم هذا النظام تقسيم الروابط، حيث يمكن تقسيم رابط 16 بت واحد إلى رابطين 8 بت. وتتميز هذه التقنية عادةً بزمن استجابة أقل من الحلول الأخرى نظرًا لانخفاض تكاليفها الإضافية.

من الناحية الكهربائية، يُشابه نظام HyperTransport نظام الإشارات التفاضلية منخفضة الجهد (LVDS) الذي يعمل بجهد 1.2  فولت. ^{[ 2 ]} أضاف نظام HyperTransport 2.0 خاصية إزالة التأكيد اللاحقة لإشارة المرسل . أما نظام HyperTransport 3.0 فقد أضاف خاصية التشويش ومحاذاة طور المستقبل، بالإضافة إلى خاصية إزالة التأكيد السابقة لإشارة المرسل (اختيارية).

تعتمد تقنية HyperTransport على الحزم ، حيث تتكون كل حزمة من مجموعة من الكلمات ذات 32 بت ، بغض النظر عن العرض الفعلي للرابط. تحتوي الكلمة الأولى في الحزمة دائمًا على حقل أوامر. تحتوي العديد من الحزم على عنوان ذي 40 بت. تُضاف حزمة تحكم إضافية ذات 32 بت عند الحاجة إلى عنونة ذات 64 بت. تُرسل حمولة البيانات بعد حزمة التحكم. تُضاف حشوة إلى عمليات النقل دائمًا لتكون من مضاعفات 32  بت، بغض النظر عن طولها الفعلي.

HyperTransport packets enter the interconnect in segments known as bit times. The number of bit times required depends on the link width. HyperTransport also supports system management messaging, signaling interrupts, issuing probes to adjacent devices or processors, I/O transactions, and general data transactions. There are two kinds of write commands supported: posted and non-posted. Posted writes do not require a response from the target. This is usually used for high bandwidth devices such as uniform memory access traffic or direct memory access transfers. Non-posted writes require a response from the receiver in the form of a "target done" response. Reads also require a response, containing the read data. HyperTransport supports the PCI consumer/producer ordering model.

HyperTransport also facilitates power management as it is compliant with the Advanced Configuration and Power Interface specification. This means that changes in processor sleep states (C states) can signal changes in device states (D states), e.g. powering off disks when the CPU goes to sleep. HyperTransport 3.0 added further capabilities to allow a centralized power management controller to implement power management policies.

The primary use for HyperTransport is to replace the Intel-defined front-side bus, which is different for every type of Intel processor. For instance, a Pentium cannot be plugged into a PCI Express bus directly, but must first go through an adapter to expand the system. The proprietary front-side bus must connect through adapters for the various standard buses, like AGP or PCI Express. These are typically included in the respective controller functions, namely the northbridge and southbridge.

In contrast, HyperTransport is an open specification, published by a multi-company consortium. A single HyperTransport adapter chip will work with a wide spectrum of HyperTransport enabled microprocessors.

AMD used HyperTransport to replace the front-side bus in their Opteron, Athlon 64, Athlon II, Sempron 64, Turion 64, Phenom, Phenom II and FX families of microprocessors. And AMD used HyperTransport to replace the back-side bus in their Athlon 64 X2, Athlon II, Phenom, Phenom II and FX families of microprocessors.

يُستخدم HyperTransport أيضًا كوصلة بينية لأجهزة الكمبيوتر متعددة المعالجات بتقنية NUMA . استخدمت AMD تقنية HyperTransport مع امتداد خاص بها لتناسق ذاكرة التخزين المؤقت كجزء من بنية Direct Connect في معالجات Opteron و Athlon 64 FX ( بنية Dual Socket Direct Connect (DSDC) ). تُعد Infinity Fabric ، المستخدمة مع وحدات المعالجة المركزية للخوادم EPYC، مجموعةً فرعيةً من HyperTransport. تعمل وصلة HORUS من Newisys على توسيع هذا المفهوم ليشمل مجموعات أكبر. أما جهاز Aqua من 3Leaf Systems، فيُحاكي وحدات المعالجة المركزية والذاكرة ووحدات الإدخال/الإخراج ويربط بينها.

يمكن استخدام تقنية HyperTransport كناقل بيانات في أجهزة التوجيه والمحولات . تحتوي أجهزة التوجيه والمحولات على واجهات شبكة متعددة، ويجب عليها نقل البيانات بين هذه المنافذ بأقصى سرعة ممكنة. على سبيل المثال، يحتاج جهاز توجيه إيثرنت بأربعة منافذ بسرعة 1000 ميجابت /ثانية إلى عرض نطاق داخلي أقصى يبلغ 8000 ميجابت/ثانية (1000 ميجابت/ثانية × 4 منافذ × اتجاهين) - تتجاوز تقنية HyperTransport بكثير عرض النطاق المطلوب لهذا التطبيق. مع ذلك، يحتاج جهاز توجيه بأربعة منافذ + منفذ إضافي بسرعة 10 جيجابت إلى عرض نطاق داخلي يبلغ 100 جيجابت/ثانية. بإضافة إلى ذلك، يدعم معيار 802.11ac ثمانية هوائيات ومعيار WiGig بتردد 60 جيجاهرتز (802.11ad)، تصبح تقنية HyperTransport أكثر جدوى (حيث يتم استخدام ما بين 20 و24 مسارًا لعرض النطاق المطلوب).      

لطالما شكلت مشكلة زمن الاستجابة وعرض النطاق الترددي بين وحدات المعالجة المركزية والمعالجات المساعدة العائق الرئيسي أمام تطبيقها العملي. وقد ظهرت معالجات مساعدة مثل مصفوفات البوابات المنطقية القابلة للبرمجة (FPGAs) التي يمكنها الوصول إلى ناقل HyperTransport والاندماج في اللوحة الأم. تدعم مصفوفات البوابات المنطقية القابلة للبرمجة من الجيل الحالي من كلا المصنّعين الرئيسيين ( Altera و Xilinx ) واجهة HyperTransport مباشرةً، وتتوفر لها وحدات IP Cores . تقوم شركات مثل XtremeData وDRC بتطوير هذه المصفوفات (Xilinx في حالة DRC) لإنشاء وحدة تسمح بتوصيلها مباشرةً بمقبس Opteron.

أطلقت AMD مبادرة باسم Torrenza في 21 سبتمبر 2006، بهدف تعزيز استخدام تقنية HyperTransport للبطاقات الإضافية والمعالجات المساعدة . وقد أتاحت هذه المبادرة استخدام منفذ "Socket F" الخاص بها للوحات الإضافية مثل تلك التي تنتجها شركتا XtremeData وDRC.

أصدر اتحاد HyperTransport مواصفات موصل تسمح للأجهزة الطرفية المثبتة في فتحات PCI Express بالاتصال المباشر بالمعالج الدقيق باستخدام واجهة HyperTransport. تُعرف هذه المواصفات باسم HyperTransport Xpansion ( HTX ). باستخدام نسخة معكوسة من نفس الموصل الميكانيكي لفتحة PCI Express ذات 16 مسارًا (بالإضافة إلى موصل x1 لدبابيس الطاقة)، ​​تتيح HTX تطوير بطاقات إضافية تدعم الوصول المباشر إلى وحدة المعالجة المركزية (CPU) وDMA إلى ذاكرة الوصول العشوائي (RAM) للنظام. كانت بطاقة QLogic InfiniPath InfiniBand HCA هي أول بطاقة تدعم هذه الفتحة . وقد أصدرت شركات IBM و HP ، من بين شركات أخرى، أنظمة متوافقة مع HTX.

يقتصر معيار HTX الأصلي على 16  بت و800  ميجاهرتز. ^{[ 3 ]}

في أغسطس 2008، أصدر اتحاد النقل الفائق HTX3، الذي يمدد معدل الساعة لـ HTX إلى 2.6  جيجاهرتز (5.2  جيجابت/ثانية، 10.7  جيجاتي، 5.2 جيجاهرتز معدل بيانات حقيقي، 3  ميجابت/ثانية معدل تحرير) ويحافظ على التوافق مع الإصدارات السابقة. ^{[ 4 ]}

تم تعريف موصل اختبار "DUT" ^{[ 5 ]} لتمكين الربط البيني لنظام الاختبار الوظيفي القياسي.

تتضمن طرازات AMD الاحترافية/المخصصة لمحطات العمل من وحدات معالجة الرسومات موصل Infinity Fabric Link لربط ناقلات Infinity Fabric الخاصة بوحدات معالجة الرسومات معًا، متجاوزًا ناقل PCIe الخاص بالمضيف. جهاز Link "Bridge" عبارة عن لوحة دوائر مطبوعة تحتوي على فتحتين أو أربع فتحات متطابقة. ^{[ 16 ]} تستخدم كل عائلة من وحدات معالجة الرسومات موصلًا مختلفًا، ويعمل Bridge/Link عمومًا فقط بين وحدات معالجة الرسومات من نفس الطراز. ولذلك، فهو مشابه لإصدار لوحة التوصيل من NVLink .

Epyc CPUs based on Zen 5 have internal Infinity Fabric connections of 36 GB/s per core. Each IO die has external Infinity Fabric connectivity on its multifunctional PCIe 5.0/Infinity Fabric serializer/deserializers (SerDes), reusing the PCIe physical layer. It is used for interprocessor communication in two-socket systems, providing 3 or 4 links of 64 GB/s each.^[7]

Each Instinct MI250 has four lanes of Infinity Fabric Link of 50 GB/s each for mesh interconnection running the xGMI protocol. It connects to the host through PCIe Gen 4 x16 or Infinity Fabric on top of PCIe PHY. The bandwidth from multiple links, passing through different intermediate GPUs, can be aggregated.^[17] For actually achievable performance figures, see Schieffer et al. (2024).^[18]

UALink utilizes Infinity Fabric/xGMI as one of its shared memory protocols.^[19]

Broadcom produces PCIe switches and network interface cards with xGMI support.^[20][21]