بت NX

منذ معالج 80286 ، تضمنت معالجات x86 إمكانية مماثلة مُطبقة على مستوى القطاعات . مع ذلك، فإن معظم أنظمة التشغيل لمعالجات x86 80386 وما بعدها تُطبق نموذج الذاكرة المسطحة ، لذا لا يمكنها استخدام هذه الإمكانية. لم يكن هناك مُؤشر "قابل للتنفيذ" في مدخل جدول الصفحات (واصف الصفحة) في تلك المعالجات لإتاحة هذه الإمكانية لأنظمة التشغيل التي تستخدم نموذج الذاكرة المسطحة، إلى أن أضافت AMD بت "عدم التنفيذ" أو NX إلى مدخل جدول الصفحات في بنية AMD64 ، مما وفر آلية للتحكم في التنفيذ على مستوى كل صفحة بدلاً من مستوى القطاع بأكمله.

طبّقت إنتل ميزة مماثلة في معالجها إيتانيوم ( ميرسيد ) - الذي يعتمد على بنية IA-64 - في عام 2001، لكنها لم تُضفها إلى عائلات معالجات x86 الأكثر شيوعًا ( بنتيوم ، سيليرون ، زيون ، إلخ). في بنية x86، طبّقتها AMD لأول مرة، كبت NX ، لاستخدامها في ^سلسلة معالجات AMD64 ، مثل أثلون 64 وأوبترون . ^{[ 2} ]

بعد قرار AMD بتضمين هذه الوظيفة في مجموعة تعليمات AMD64، قامت Intel بتطبيق ميزة بت XD المشابهة في معالجات x86 بدءًا من معالجات Pentium 4 المبنية على الإصدارات اللاحقة من نواة Prescott. ^{[ 3 ]} يشير بت NX تحديدًا إلى البت رقم 63 (أي البت الأكثر أهمية) في مدخل 64 بت في جدول الصفحات . إذا كانت قيمة هذا البت تساوي 0، فيمكن تنفيذ التعليمات البرمجية من تلك الصفحة؛ أما إذا كانت قيمتها 1، فلا يمكن تنفيذ التعليمات البرمجية من تلك الصفحة، ويُفترض أن أي شيء موجود فيها هو بيانات. يتوفر هذا البت فقط مع الوضع الطويل (وضع 64 بت) أو تنسيقات جدول الصفحات القديمة لامتداد العنوان الفيزيائي (PAE)، ولكنه غير متوفر في تنسيق جدول الصفحات الأصلي 32 بت الخاص بمعالجات x86، لأن مداخل جدول الصفحات في هذا التنسيق تفتقر إلى البت 64 المستخدم لتعطيل وتمكين التنفيذ.

يدعم نظام التشغيل Windows XP SP2 والإصدارات الأحدث خاصية منع تنفيذ البيانات (DEP).

في ARMv6 ، تم تقديم تنسيق جديد لإدخالات جدول الصفحات؛ يتضمن بت "عدم التنفيذ مطلقًا". ^{[ 1 ]} بالنسبة إلى ARMv8-A ، فإن واصفات الكتل والصفحات VMSAv8-64، وواصفات الكتل والصفحات ذات الواصفات الطويلة VMSAv8-32، في مرحلة الترجمة الأولى، تحتوي على بت "عدم التنفيذ مطلقًا" لكل من الوضعين المميز وغير المميز، بينما تحتوي واصفات الكتل والصفحات في مرحلة الترجمة الثانية على بت واحد "عدم التنفيذ مطلقًا" (بتان بسبب ميزة ARMv8.2-TTS2UXN)؛ أما واصفات جداول الترجمة ذات الواصفات القصيرة VMSAv8-32 في المستوى الأول، فتحتوي على بت "عدم التنفيذ مطلقًا" لكل من الوضعين المميز وغير المميز، بينما تحتوي في المستوى الثاني على بت واحد "عدم التنفيذ مطلقًا". ^{[ 4 ]}

اعتبارًا من الإصدار الرابع من دليل بنية ألفا، فإن نظام التشغيل ألفا من شركة دي إي سي (الآن إتش بي) يحتوي على خطأ في بت التنفيذ في إدخالات جدول الصفحات مع أنظمة التشغيل أوبن في إم إس ، وترو64 يونكس ، وألفا لينكس بال كود . ^{[ 5 ]}

تحتوي وحدة إدارة الذاكرة المرجعية SPARC لإصدار Sun SPARC 8 على قيم أذونات القراءة فقط، والقراءة/الكتابة، والقراءة/التنفيذ، والقراءة/الكتابة/التنفيذ في إدخالات جدول الصفحات، ^{[ 6 ]} على الرغم من أن معالجات SPARC لا تحتوي جميعها على وحدة إدارة الذاكرة المرجعية SPARC.

قد توفر وحدة إدارة الذاكرة (MMU) في معالج SPARC الإصدار 9 أي مجموعة من أذونات القراءة/الكتابة/التنفيذ، ولكن ليس من الضروري أن توفرها. ^{[ 7 ]} يحتوي مدخل جدول الترجمة في مخزن بيانات الترجمة في Oracle SPARC Architecture 2011، الإصدار D1.0.0، على بتات منفصلة للتنفيذ والكتابة. ^{[ 8 ]}

تحتوي إدخالات جداول الصفحات المُجزأة في معالجات IBM PowerPC على بتة منع التنفيذ. ^{[ 9 ]} أما إدخالات جداول الصفحات ذات بنية الشجرة الجذرية في Power ISA، فتحتوي على بتات أذونات منفصلة تمنح صلاحيات القراءة/الكتابة والتنفيذ. ^{[ 10 ]}

تدعم مداخل مخزن الترجمة المؤقت (TLB) ومداخل جدول الصفحات في معالجات PA-RISC 1.1 و PA-RISC 2.0 صفحات القراءة فقط، وصفحات القراءة/الكتابة، وصفحات القراءة/التنفيذ، وصفحات القراءة/الكتابة/التنفيذ. ^{[ 11 ] [ 12 ]}

تدعم إدخالات TLB في معالجات Itanium صفحات القراءة فقط، والقراءة/الكتابة، والقراءة/التنفيذ، والقراءة/الكتابة/التنفيذ. ^{[ 13 ]}

اعتبارًا من الإصدار الثاني عشر من مبادئ تشغيل z/Architecture ، قد تدعم معالجات z/Architecture خاصية حماية تنفيذ التعليمات، والتي تضيف بتًا في إدخالات جدول الصفحات يتحكم فيما إذا كان يمكن تنفيذ التعليمات من منطقة أو مقطع أو صفحة معينة. ^{[ 14 ]}