باور 3
 | تتضمن هذه المقالة قائمة بالمراجع العامة ، لكنها تفتقر إلى الاستشهادات المضمنة الكافية . ( سبتمبر 2017 ) |
 المعالج الدقيق POWER 3 | |
| معلومات عامة | |
|---|---|
| تم إطلاقه | 1998 |
| صمم بواسطة | آي بي إم |
| الهندسة المعمارية والتصنيف | |
| مجموعة التعليمات | باور بي سي |
| تاريخ | |
| السلف | باور 2 |
| خليفة | باور 4 |
| معماريات POWER و PowerPC و Power ISA |
|---|
| NXP (سابقًا Freescale وMotorola) |
| آي بي إم |
|
| آي بي إم/نينتندو |
| آخر |
| روابط ذات صلة |
| تم الإلغاء باللون الرمادي ، والتاريخي بالخط المائل |
POWER3 هو معالج دقيق ، تم تصميمه وتصنيعه حصريًا بواسطة IBM ، والذي نفذ الإصدار 64 بت من بنية مجموعة تعليمات PowerPC (ISA)، بما في ذلك جميع التعليمات الاختيارية لـ ISA (في ذلك الوقت) مثل التعليمات الموجودة في إصدار POWER2 من POWER ISA ولكن ليس في PowerPC ISA. تم تقديمه في 5 أكتوبر 1998، وظهر لأول مرة في RS / 6000 43P Model 260 ، محطة عمل رسومية عالية الجودة. [1] كان من المفترض في الأصل أن يُطلق على POWER3 اسم PowerPC 630 ولكن تمت إعادة تسميته، ربما للتمييز بين معالجات POWER الموجهة للخادم والتي حلت محلها من معالجات PowerPC ذات 32 بت الموجهة للمستهلك. كان POWER3 خليفة المشتق P2SC من POWER2 وأكمل انتقال IBM الذي طال انتظاره من POWER إلى PowerPC، والذي كان من المقرر في الأصل أن ينتهي في عام 1995. تم استخدام POWER3 في خوادم ومحطات عمل IBM RS/6000 بتردد 200 ميجاهرتز. تنافس مع Digital Equipment Corporation (DEC) Alpha 21264 و Hewlett-Packard (HP) PA-8500 .
وصف
كان POWER3 يعتمد على PowerPC 620 ، وهو تنفيذ سابق لـ PowerPC 64 بت كان متأخرًا، وذو أداء ضعيف وغير ناجح تجاريًا. مثل PowerPC 620، يحتوي POWER3 على ثلاث وحدات ذات نقطة ثابتة ، ولكن تم استبدال وحدة النقطة العائمة الفردية (FPU) بوحدتي إضافة مضاعفة للنقطة العائمة ، وتمت إضافة وحدة تخزين تحميل إضافية (ليصبح المجموع اثنتين) لتحسين أداء النقطة العائمة. POWER3 هو تصميم فائق السلم ينفذ التعليمات خارج الترتيب . يحتوي على خط أنابيب صحيح مكون من سبع مراحل، وخط أنابيب تحميل/تخزين بسيط مكون من ثماني مراحل وخط أنابيب نقطة عائمة مكون من عشر مراحل.
تتكون الواجهة الأمامية من مرحلتين: الجلب وفك التشفير. خلال المرحلة الأولى، تم جلب ثماني تعليمات من ذاكرة تخزين مؤقتة للتعليمات بحجم 32 كيلو بايت ووضعها في مخزن مؤقت للتعليمات يحتوي على 12 إدخالاً. خلال المرحلة الثانية، تم أخذ أربع تعليمات من مخزن التعليمات وفك تشفيرها وإصدارها إلى طوابير التعليمات. القيود المفروضة على إصدار التعليمات قليلة: من بين طابوري التعليمات الصحيحين، يمكن لواحد فقط قبول تعليمة واحدة، ويمكن للآخر قبول ما يصل إلى أربع تعليمات، كما هو الحال مع طابور التعليمات ذات الفاصلة العائمة. إذا لم يكن لدى الطوابير إدخالات غير مستخدمة كافية، فلا يمكن إصدار التعليمات. تحتوي الواجهة الأمامية على خط أنابيب قصير، مما يؤدي إلى عقوبة صغيرة لخطأ التنبؤ بالفرع بثلاث دورات.
في المرحلة الثالثة، تتم قراءة المتغيرات الخاصة بالتعليمات الموجودة في طوابير التعليمات الجاهزة للتنفيذ من ملفات السجلات. يحتوي ملف السجل العام على 48 سجلاً، منها 32 سجلاً للأغراض العامة و16 سجلاً لإعادة تسمية السجلات . لتقليل عدد المنافذ المطلوبة لتوفير البيانات وتلقي النتائج، يتم تكرار ملف السجل العام بحيث يكون هناك نسختان، الأولى تدعم ثلاث وحدات تنفيذ صحيحة والثانية تدعم وحدتي التحميل/التخزين. كان هذا المخطط مشابهًا لمعالج دقيق معاصر، DEC Alpha 21264 ، ولكنه كان أبسط لأنه لم يتطلب دورة ساعة إضافية لمزامنة النسختين بسبب أوقات دورة POWER3 الأعلى. يحتوي ملف السجل ذو الفاصلة العائمة على 56 سجلاً، منها 32 سجلاً للفاصلة العائمة و24 سجلاً لإعادة التسمية. بالمقارنة مع PowerPC 620، كان هناك المزيد من سجلات إعادة التسمية، مما سمح بتنفيذ المزيد من التعليمات خارج الترتيب، مما أدى إلى تحسين الأداء.
يبدأ التنفيذ في المرحلة الرابعة. ترسل طوابير التعليمات ما يصل إلى ثماني تعليمات إلى وحدات التنفيذ. يتم تنفيذ التعليمات الصحيحة في ثلاث وحدات تنفيذ صحيحة (تسميها IBM "وحدات النقطة الثابتة"). اثنتان من الوحدات متطابقتان وتنفذان جميع التعليمات الصحيحة باستثناء الضرب والقسمة. جميع التعليمات التي يتم تنفيذها بواسطتها لها زمن انتقال دورة واحدة. تنفذ الوحدة الثالثة تعليمات الضرب والقسمة. هذه التعليمات ليست مقسمة ولديها زمن انتقال دورات متعددة. الضرب 64 بت له زمن انتقال تسع دورات والقسمة 64 بت له زمن انتقال 37 دورة.
يتم تنفيذ تعليمات النقطة العائمة في وحدتين من وحدات النقطة العائمة (FPUs). تتمتع وحدتا النقطة العائمة بالقدرة على دمج الضرب والإضافة ، حيث يتم تنفيذ الضرب والجمع في وقت واحد. تتمتع هذه التعليمات، إلى جانب عمليتي الجمع والضرب الفرديتين، بزمن انتقال يبلغ أربع دورات. يتم تنفيذ تعليمات القسمة والجذر التربيعي في نفس وحدتي النقطة العائمة، ولكن بمساعدة أجهزة متخصصة. تتمتع تعليمات القسمة والجذر التربيعي ذات الدقة المفردة (32 بت) بزمن انتقال يبلغ 14 دورة، بينما تتمتع تعليمات القسمة والجذر التربيعي ذات الدقة المزدوجة (64 بت) بزمن انتقال يبلغ 18 دورة و22 دورة على التوالي.
بعد اكتمال التنفيذ، يتم الاحتفاظ بالتعليمات في المخازن المؤقتة قبل تأكيدها وإتاحتها للبرنامج. تنتهي عملية التنفيذ في المرحلة الخامسة لتعليمات الأعداد الصحيحة والمرحلة الثامنة لتعليمات النقطة العائمة. يحدث التأكيد أثناء المرحلة السادسة لتعليمات الأعداد الصحيحة والمرحلة التاسعة لتعليمات النقطة العائمة. تحدث عملية الكتابة مرة أخرى في المرحلة التي تلي التأكيد. يمكن لـ POWER3 سحب ما يصل إلى أربع تعليمات لكل دورة.
تم تحسين ذاكرة التخزين المؤقتة للبيانات PowerPC 620 للتطبيقات التقنية والعلمية. تمت مضاعفة سعتها إلى 64 كيلوبايت، لتحسين معدل الوصول إلى ذاكرة التخزين المؤقتة؛ تم تنفيذ ذاكرة التخزين المؤقتة ثنائية المنفذ عن طريق تداخل ثمانية بنوك، لتمكين إجراء تحميلين أو تخزينين في دورة واحدة في حالات معينة؛ وتم زيادة حجم الخط إلى 128 بايت. تمت مضاعفة عرض ناقل ذاكرة التخزين المؤقتة L2 إلى 256 بت للتعويض عن حجم خط ذاكرة التخزين المؤقتة الأكبر وللحفاظ على زمن انتقال أربع دورات لإعادة تعبئة ذاكرة التخزين المؤقتة.
احتوى POWER3 على 15 مليون ترانزستور على شريحة بقطر 270 مم 2. وقد تم تصنيعه باستخدام عملية CMOS-6S2 من IBM، وهي عملية تكميلية من المعدن والأكسيد وشبه الموصلات وهي عبارة عن هجين من أحجام الميزات 0.25 ميكرومتر وطبقات معدنية 0.35 ميكرومتر. تتميز العملية بخمس طبقات من الألومنيوم. وقد تم تعبئته في نفس مجموعة الشبكة العمودية الخزفية المكونة من 1088 عمودًا مثل P2SC ، ولكن مع مخرج دبوس مختلف.
باور 3-II
كان POWER3-II عبارة عن معالج POWER3 محسن زاد تردد الساعة إلى 450 ميجاهرتز. ويحتوي على 23 مليون ترانزستور ويبلغ قياسه 170 مم 2 . وقد تم تصنيعه باستخدام عملية IBM CMOS7S، وهي عملية CMOS 0.22 ميكرومتر مع ستة مستويات من التوصيل النحاسي . وقد خلفه POWER4 في عام 2001.
انظر أيضا
ملحوظات
- ^ شريحة IBM POWER3 الجديدة .
مراجع
- Papermaster, M.; Dinkjian, R.; Mayfield, M.; et al. (1998). "POWER3: تصميم معالج PowerPC من الجيل التالي 64 بت". IBM Corp.
{{cite journal}}: تتطلب المجلة الاستشهاد بها|journal=( مساعدة ) - أندرسون، س.؛ بيل، ر.؛ هاج، ج.؛ وآخرون. (1998). "RS/6000 Scientific and Technical Computing: POWER3 Introduction and Tuning Guide" (PDF) . IBM Corp. مؤرشف من الأصل (PDF) في 2006-07-21.
{{cite journal}}: يتطلب الاستشهاد بالمجلة|journal=( مساعدة ) - يعطي المزيد من المعلومات حول POWER1 وPOWER2 وPOWER3 - O'Connell, FP; White, SW (6 نوفمبر 2000). "POWER3: الجيل القادم من معالجات PowerPC". مجلة IBM للبحث والتطوير ، المجلد 44، العدد 6.
- سونغ، بيتر (17 نوفمبر 1997). "IBM's Power3 لتحل محل P2SC". تقرير المعالج الدقيق .
- شركة آي بي إم إنترناشيونال بيزنس ماشينز (5 أكتوبر 1998). شريحة آي بي إم باور 3 الجديدة . بيان صحفي .
