إعادة ضبط المتجه

📅 آخر تحديث: ٣٠ يوليو ٢٠٢٦
✍️ نُشر في: ٣٠ يوليو ٢٠٢٦
الموسوعة الحرة

في مجال الحوسبة ، يُعدّ متجه إعادة الضبط الموقع الافتراضي الذي تتجه إليه وحدة المعالجة المركزية للعثور على أول تعليمة تُنفّذها بعد إعادة التشغيل . متجه إعادة الضبط هو مؤشر أو عنوان ، حيث تبدأ وحدة المعالجة المركزية دائمًا بمجرد أن تصبح قادرة على تنفيذ التعليمات. يقع هذا العنوان في قسم من الذاكرة غير المتطايرة (مثل BIOS أو Boot ROM ) المُهيأة لاحتواء تعليمات بدء تشغيل وحدة المعالجة المركزية، كخطوة أولى في عملية إقلاع النظام الذي يحتوي على وحدة المعالجة المركزية.

أمثلة

فيما يلي قائمة بالعناوين التي تستخدمها المعالجات الدقيقة المختلفة عادةً:

عائلة x86 (إنتل)

  • يقع متجه إعادة الضبط لمعالج Intel 8086 عند العنوان الفيزيائي FFFF0h (16 بايت أسفل 1  ميجابايت). قيمة سجل CS عند إعادة الضبط هي FFFFh، وقيمة سجل IP عند إعادة الضبط هي 0000h، لتشكيل العنوان المجزأ FFFFh:0000h، والذي يُطابق العنوان الفيزيائي FFFF0h. [ 1 ]
  • يقع متجه إعادة الضبط لمعالج Intel 80286 عند العنوان الفيزيائي FFFFF0h (16 بايت أسفل 16  ميجابايت). قيمة سجل CS عند إعادة الضبط هي F000h مع ضبط قاعدة الواصف على FF0000h، وقيمة سجل IP عند إعادة الضبط هي FFF0h لتكوين العنوان المُجزأ FF0000h:FFF0h، والذي يُطابق العنوان الفيزيائي FFFFF0h في الوضع الحقيقي . [ 2 ] تم تغيير ذلك لتوفير مساحة كافية للتبديل إلى الوضع المحمي دون تعديل سجل CS. [ 3 ]
  • متجه إعادة الضبط لمعالجات Intel 80386 والمعالجات اللاحقة من نوع x86 هو العنوان الفيزيائي FFFFFFF0h (أقل بـ 16 بايت من 4  جيجابايت). قيمة جزء المُحدِّد من سجل CS عند إعادة الضبط هي F000h، وقيمة الجزء الأساسي من سجل CS هي FFFF0000h، وقيمة سجل IP عند إعادة الضبط هي FFF0h [ 4 ] لتشكيل العنوان المُجزَّأ FFFF0000h:FFF0h، والذي يُطابق العنوان الفيزيائي FFFFFFF0h في الوضع الحقيقي. [ 5 ] [ 6 ]

آحرون

  • متجه إعادة الضبط لمعالجات ARM هو العنوان 0x0 [ 7 ] [ 8 ] أو 0xFFFF0000. [ 9 ] أثناء التنفيذ العادي، يُعاد تعيين ذاكرة الوصول العشوائي (RAM) إلى هذا الموقع لتحسين الأداء، مقارنةً بجدول المتجهات الأصلي المستند إلى ذاكرة القراءة فقط (ROM). [ 10 ]
  • يقع متجه إعادة الضبط لمعالجات MIPS32 عند العنوان الظاهري 0xBFC00000، [ 11 ] والذي يقع في آخر 4 ميجابايت من منطقة KSEG1 غير القابلة للتخزين المؤقت في الذاكرة. [ 12 ] يدخل المعالج في وضع النواة عند إعادة الضبط وعند اكتشاف استثناء، وبالتالي يكون قادرًا على ربط العنوان الظاهري بالعنوان الفعلي. [ 13 ]
  • يكون متجه إعادة الضبط لمعالجات PowerPC / Power ISA عند عنوان فعال 0x00000100 للمعالجات 32 بت و 0x0000000000000100 للمعالجات 64 بت.
  • يقع متجه إعادة الضبط لمعالجات SPARC الإصدار 8 عند العنوان 0x00000000؛ [ 14 ] ويقع متجه إعادة الضبط لمعالجات SPARC الإصدار 9 عند العنوان 0x20 لإعادة الضبط عند التشغيل، و0x40 لإعادة ضبط مؤقت المراقبة، و0x60 لإعادة الضبط المُبادرة خارجيًا، و0x80 لإعادة الضبط المُبادرة برمجيًا. [ 15 ]
  • متجه إعادة الضبط لعائلة معالجات 68000 هو 0x00000000 لسجل مكدس المقاطعة الأولي (IISR؛ وهو ليس متجه إعادة ضبط فعليًا، ويُستخدم لتهيئة مؤشر المكدس بعد إعادة الضبط)، و0x00000004 لعداد البرنامج الأولي (إعادة الضبط). [ 16 ]
  • قد يختلف متجه إعادة الضبط لمحرك الأقراص Western Digital WD16 تبعًا لسبب إعادة الضبط. إذا كان سبب إعادة الضبط خطأ في التكافؤ، يُستَجلب المتجه من العنوان 0x0012. أما إذا كان سبب إعادة الضبط خطأ في ناقل البيانات، فيُستَجلب المتجه من العنوان 0x0018. وفي حال عدم تحقق أي من الحالتين، يُستَجلب المتجه من العنوان 0x0016. [ 17 ]

معالجات 8 بت

  • متجه إعادة الضبط لعائلة المعالجات 6502 هو عنوان 16 بت مخزن في 0xFFFC و 0xFFFD.
  • متجه إعادة الضبط لعائلتي المعالجات 6800 و 6809 هو عنوان 16 بت مخزن في 0xFFFE و 0xFFFF.
متجه لا إعادة ضبط
  • بالنسبة لـ 8051 / 8080 / 8085 / Z80 ، تبدأ إعادة الضبط تنفيذ التعليمات البرمجية عند العنوان 0x0000.
  • بالنسبة لـ AVR ، تبدأ إعادة الضبط تنفيذ التعليمات البرمجية عند العنوان 0x0000؛ غالبًا ما يتم وضع تعليمات القفز النسبي (RJMP) هنا للقفز إلى روتين معالجة إعادة الضبط داخل 4 كيلوبايت السفلية من الذاكرة.
  • بالنسبة لـ PIC ، تبدأ عملية إعادة الضبط تنفيذ التعليمات البرمجية عند العنوان 0x0000.

انظر أيضاً

مراجع

  1. ↑ "دليل مستخدم iAPX 86,88" (ملف PDF) . إنتل . 1981. إعادة ضبط النظام، ص 2-29، الجدول 2-4 . تم الاطلاع عليه بتاريخ 14 نوفمبر 2025 .
  2. ↑ "ورقة بيانات AMD 80286" (PDF) . AMD . 1985. ص 13. يبدأ المعالج 286 التنفيذ في الوضع الحقيقي مع التعليمة الموجودة في الموقع الفيزيائي FFFFF0H.
  3. ↑ "دليل مرجعي لمبرمج iAPX 286" ( ملف PDF) . إنتل. 1983. الملحق د، اعتبارات توافق برامج iAPX 86/88، صفحة د-2 . تم الاطلاع عليه في 15 أبريل 2018. بعد إعادة الضبط، يصبح CS:IP = F000:FFF0 على iAPX 286. تم إجراء هذا التغيير لتوفير مساحة كافية للتعليمات البرمجية للدخول إلى الوضع المحمي دون إعادة تحميل CS.
  4. ↑ "دليل مرجعي لمبرمج 80386" (ملف PDF) . إنتل. 1990. القسم 10.1 حالة المعالج بعد إعادة الضبط، الصفحات 10-1 - 10.3.
  5. ↑ "دليل مرجعي لمبرمج 80386" (ملف PDF) . إنتل. 1990. القسم 10.2.3 التعليمات الأولى، صفحة 10-4 . تاريخ الاطلاع: 3 نوفمبر 2013. يبدأ التنفيذ بالتعليمات التي يُشير إليها المحتوى الأولي لسجلات CS وIP . وللسماح بوضع برنامج التهيئة في ذاكرة ROM في أعلى مساحة العناوين، يتم ضبط أعلى 12 بت من العناوين المُخصصة لقطاع التعليمات، حتى أول تعليمة تُحمّل سجل CS، مثل قفزة بعيدة أو استدعاء دالة. ونتيجةً لذلك، يبدأ جلب التعليمات من العنوان 0FFFFFFFF0H.
  6. ↑ "دليل مطوري برامج معمارية Intel® 64 و IA-32" (ملف PDF) . Intel. مايو 2012. القسم 9.1.4 تنفيذ أول تعليمة، صفحة 2611. مؤرشف من الأصل (ملف PDF) بتاريخ 8 أغسطس 2012. تم الاطلاع عليه بتاريخ 23 أغسطس 2012. تقع أول تعليمة يتم جلبها وتنفيذها بعد إعادة ضبط الجهاز عند العنوان الفيزيائي FFFFFFF0h . يقع هذا العنوان على بعد 16 بايت أسفل أعلى عنوان فيزيائي للمعالج. يجب أن تكون ذاكرة EPROM التي تحتوي على رمز تهيئة البرنامج موجودة عند هذا العنوان.
  7. ↑ "5.9.1. جدول المتجهات وإعادة الضبط" . دليل المرجع التقني لمعالج Cortex-M3 . تم الاطلاع عليه بتاريخ 10-11-2017 .
  8. ↑ "الجدول 4-11: سجلات إعادة الضبط AArch64" . دليل المرجع التقني لمعالج CortexARM Cortex-A72 MPCore r0p3 . تاريخ الاسترجاع: 30 يناير 2024 .
  9. ↑ "الوثائق - مطور Arm" . developer.arm.com . تم الاطلاع عليه بتاريخ 21-06-2024 .
  10. ↑ "تسلسل الإقلاع لنظام مضمن قائم على معالج ARM -2 - DM" . www.embeddedrelated.com . تاريخ الاسترجاع: 10 نوفمبر 2017 .
  11. ↑ "معمارية MIPS32 للمبرمجين؛ المجلد الثالث: معمارية موارد MIPS32 المميزة" (ملف PDF) . تقنيات MIPS.
  12. ↑ نورغارد، تامي (28 فبراير 2005). هندسة الأنظمة المدمجة: دليل شامل للمهندسين والمبرمجين . إلسيفير. ISBN 9780080491240.
  13. ↑ "دليل مستخدم برنامج معالج MIPS32 M4K" (ملف PDF) . cdn2.imgtec.com . 29 أغسطس 2008. مؤرشف من النسخة الأصلية (ملف PDF) بتاريخ 26 أغسطس 2017.
  14. ↑ دليل بنية SPARC، الإصدار 8. SPARC International . ص 75. 
  15. ↑ دليل بنية SPARC، الإصدار 9. SPARC International. الصفحات 109-112 . 
  16. ^ لابروس ، جان ج. (2008). البرامج المضمنة . نيونيس. رقم ISBN 9780750685832.
  17. ↑ ويلكوكس، ديك (4 أكتوبر 1976). دليل مرجعي لمبرمج الحاسوب الصغير WD16 (ملف PDF) . ويسترن ديجيتال. ص 3. تاريخ الاسترجاع: 21 أغسطس 2025 .