LPDDR

إن ذاكرة DDR منخفضة الطاقة الأصلية (والتي تسمى أحيانًا بأثر رجعي LPDDR1 )، والتي تم إصدارها في عام 2006، هي شكل معدل قليلاً من ذاكرة DDR SDRAM ، مع العديد من التغييرات لتقليل استهلاك الطاقة الإجمالي.

الأهم من ذلك، انخفض جهد التغذية من 2.5 إلى 1.8  فولت. وتتحقق وفورات إضافية بفضل التحديث المُعوض حراريًا (حيث تتطلب ذاكرة الوصول العشوائي الديناميكية تحديثًا أقل تكرارًا في درجات الحرارة المنخفضة)، والتحديث الذاتي الجزئي للمصفوفة، ووضع "إيقاف التشغيل العميق" الذي يُلغي جميع محتويات الذاكرة. إضافةً إلى ذلك، أصبحت الرقائق أصغر حجمًا، ما يُقلل من مساحة اللوحة مقارنةً بنظيراتها غير المخصصة للأجهزة المحمولة. تُعد سامسونج ومايكرون من أبرز مُزودي هذه التقنية، المُستخدمة في الأجهزة اللوحية والهواتف مثل آيفون 3GS ، وآيباد الأصلي ، وسامسونج جالاكسي تاب 7.0 ، وموتورولا درويد إكس . ^{[ 3 ]}

في عام 2009، نشرت مجموعة المعايير JEDEC معيار JESD209-2، الذي حدد واجهة DDR منخفضة الطاقة مُعدّلة بشكل جذري. ^{[ 4 ] [ 5 ]} وهي غير متوافقة مع ذاكرة DDR1 أو DDR2 SDRAM ، ولكنها تدعم أيًا مما يلي:

• LPDDR2-S2: ذاكرة جلب مسبق من النوع 2n (مثل DDR1) ،
• LPDDR2-S4: ذاكرة جلب مسبق من النوع 4n (مثل DDR2)، أو
• LPDDR2-N: ذاكرة غير متطايرة ( ذاكرة فلاش NAND ).

تتشابه حالات الطاقة المنخفضة مع LPDDR الأساسي، مع بعض خيارات التحديث الجزئي الإضافية للمصفوفة.

تم تحديد معلمات التوقيت لـ LPDDR-200 إلى LPDDR-1066 (ترددات الساعة من 100 إلى 533  ميجاهرتز).

يعمل LPDDR2 بجهد 1.2  فولت، ويقوم بدمج خطوط التحكم والعناوين على ناقل بيانات مزدوج معدل 10 بت . وتتشابه الأوامر مع تلك الخاصة بذاكرة SDRAM العادية ، باستثناء إعادة تعيين رموز عمليات الشحن المسبق وإنهاء الاندفاع.

لا يتم نقل بت عنوان العمود C0 مطلقًا، ويُفترض أنه يساوي صفرًا. وبالتالي، تبدأ عمليات النقل المتتابعة دائمًا من العناوين الزوجية.

يحتوي LPDDR2 أيضًا على إشارة اختيار الشريحة ذات النشاط المنخفض (عندما تكون عالية، تكون جميع العمليات NOP) وإشارة تمكين الساعة CKE، والتي تعمل مثل SDRAM. ومثل SDRAM أيضًا، فإن الأمر المُرسل في الدورة التي يتم فيها إسقاط CKE لأول مرة هو الذي يحدد حالة إيقاف التشغيل.

• إذا كانت الشريحة نشطة، فإنها تتجمد في مكانها.
• إذا كان الأمر NOP ( CS منخفض أو CA0–2 = HHH)، فإن الشريحة تكون في وضع الخمول.
• إذا كان الأمر هو أمر تحديث (CA0–2 = LLH)، فإن الشريحة تدخل في حالة التحديث الذاتي.
• إذا كان الأمر عبارة عن إنهاء متتابع (CA0–2 = HHL)، فإن الشريحة تدخل في حالة إيقاف التشغيل العميق. (يلزم إجراء تسلسل إعادة ضبط كامل عند الخروج).

تم توسيع سجلات الوضع بشكل كبير مقارنةً بذاكرة الوصول العشوائي الديناميكية التقليدية (SDRAM)، حيث أصبحت مساحة العناوين 8 بت، مع إمكانية قراءتها مرة أخرى. ورغم أنها أصغر حجمًا من ذاكرة EEPROM التسلسلية للكشف عن وجود البيانات ، إلا أنها تحتوي على معلومات كافية للاستغناء عن الحاجة إليها.

تحتوي أجهزة S2 التي تقل سعتها عن 4 جيجابت ، وأجهزة S4 التي تقل سعتها عن 1 جيجابت، على أربعة بنوك فقط. وهي تتجاهل إشارة BA2، ولا تدعم تحديث كل بنك على حدة.  

لا تستخدم أجهزة الذاكرة غير المتطايرة أوامر التحديث، بل تعيد تعيين أمر الشحن المسبق لنقل بتات العنوان A20 وما فوق. تُنقل البتات ذات الترتيب الأدنى (A19 وما دون) بواسطة أمر التنشيط اللاحق. ينقل هذا الأمر الصف المحدد من مصفوفة الذاكرة إلى أحد مخازن بيانات الصفوف الأربعة أو الثمانية (المحددة بواسطة بتات BA)، حيث يمكن قراءتها بواسطة أمر القراءة. على عكس ذاكرة الوصول العشوائي الديناميكية (DRAM)، لا تُعد بتات عنوان البنك جزءًا من عنوان الذاكرة؛ إذ يمكن نقل أي عنوان إلى أي مخزن بيانات صف. قد يتراوح طول مخزن بيانات الصف من 32 إلى 4096 بايت، وذلك حسب نوع الذاكرة. تتجاهل الصفوف الأكبر من 32 بايت بعض بتات العنوان ذات الترتيب الأدنى في أمر التنشيط. بينما تتجاهل الصفوف الأصغر من 4096 بايت بعض بتات العنوان ذات الترتيب الأعلى في أمر القراءة.

لا تدعم الذاكرة غير المتطايرة أمر الكتابة إلى مخازن بيانات الصفوف. بدلاً من ذلك، تدعم سلسلة من سجلات التحكم في منطقة عناوين خاصة أوامر القراءة والكتابة، والتي يمكن استخدامها لمسح وبرمجة مصفوفة الذاكرة.

في مايو 2012، نشرت JEDEC معيار JESD209-3 لأجهزة الذاكرة منخفضة الطاقة. ^{[ 6 ] [ 7 ] [ 8 ]} بالمقارنة مع LPDDR2، يوفر LPDDR3 معدل بيانات أعلى، ونطاق ترددي أكبر، وكفاءة طاقة أفضل، وكثافة ذاكرة أعلى. يحقق LPDDR3 معدل بيانات يبلغ 1600  ميجا نقلة/ثانية، ويستخدم تقنيات جديدة رئيسية: تسوية الكتابة وتدريب الأوامر/العناوين، ^{[ 9 ]} وإنهاء اختياري على الشريحة (ODT)، وسعة إدخال/إخراج منخفضة. يدعم LPDDR3 كلاً من نوعي التغليف: التغليف المدمج (PoP) والتغليف المنفصل.

تتطابق آلية ترميز الأوامر مع LPDDR2، باستخدام ناقل بيانات مزدوج معدل البيانات 10 بت. ^{[ 7 ]} ومع ذلك، لا يحدد المعيار سوى ذاكرة الوصول العشوائي الديناميكية (DRAM) ذات الجلب المسبق 8n ، ولا يتضمن أوامر ذاكرة الفلاش.

تشمل المنتجات التي تستخدم ذاكرة LPDDR3 جهاز MacBook Air (إصدار 2013)، وiPhone 5S ، وiPhone 6 ، و Nexus 10 ، و Samsung Galaxy S4 (GT-I9500)، وMicrosoft Surface Pro 3 و4. ^{[ 10 ]} انتشرت ذاكرة LPDDR3 على نطاق واسع في عام 2013، حيث تعمل بتردد 800  ميجاهرتز DDR (1600  ميجا نقلة/ثانية)، موفرةً نطاقًا تردديًا يُضاهي ذاكرة PC3-12800 لأجهزة الكمبيوتر المحمولة  في عام 2011 ( نطاق ترددي 12.8 جيجابايت/ثانية). ^{[ 11 ]} ولتحقيق هذا النطاق الترددي، يجب أن يدعم المتحكم ذاكرة ثنائية القناة. على سبيل المثال، هذا هو الحال في معالج Exynos 5 Dual ^{[ 12 ]} ومعالج Exynos 5 Octa. ^{[ 13 ]}

في 14 مارس 2012، استضافت JEDEC مؤتمرًا لاستكشاف كيف ستؤثر متطلبات الأجهزة المحمولة المستقبلية على المعايير القادمة مثل LPDDR4. ^{[ 16 ]} وفي 30 ديسمبر 2013، أعلنت سامسونج أنها طورت أول ذاكرة LPDDR4  من فئة 20 نانومتر بسعة 8 جيجابت (1  جيجابايت) قادرة على نقل البيانات بسرعة 3200  ميجا نقلة/ثانية، مما يوفر أداءً أعلى بنسبة 50% من أسرع ذاكرة LPDDR3، مع استهلاك طاقة أقل بنحو 40% عند جهد 1.1 فولت. ^{[ 17 ] [ 18 ]}

في 25 أغسطس 2014، نشرت JEDEC معيار JESD209-4 لأجهزة الذاكرة منخفضة الطاقة LPDDR4. ^{[ 19 ] [ 20 ]}

تشمل التغييرات الهامة ما يلي:

• مضاعفة سرعة الواجهة، والعديد من التغييرات الكهربائية اللاحقة، بما في ذلك تغيير معيار الإدخال/الإخراج إلى منطق ذي جهد منخفض متأرجح (LVSTL).
• مضاعفة حجم الجلب المسبق الداخلي، والحد الأدنى لحجم النقل
• التغيير من ناقل أوامر/عناوين DDR ذي 10 بت إلى ناقل SDR ذي 6 بت
• التغيير من ناقل واحد بعرض 32 بت إلى ناقلين مستقلين بعرض 16 بت
• يتم تفعيل التحديث الذاتي بواسطة أوامر مخصصة، بدلاً من التحكم فيه بواسطة خط CKE

يُحدد المعيار حزم ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) التي تحتوي على قناتي وصول مستقلتين، كل منهما متصلة بما يصل إلى شريحتين لكل حزمة. يبلغ عرض كل قناة 16 بتًا للبيانات، ولها دبابيس تحكم/عنونة خاصة بها، وتتيح الوصول إلى 8 بنوك من ذاكرة الوصول العشوائي الديناميكية (DRAM). وبالتالي، يمكن توصيل الحزمة بثلاث طرق:

• خطوط البيانات والتحكم متصلة بالتوازي مع ناقل بيانات 16 بت، ويتم توصيل اختيارات الشريحة فقط بشكل مستقل لكل قناة.
• إلى نصفين من ناقل بيانات بعرض 32 بت، وخطوط التحكم بالتوازي، بما في ذلك اختيار الشريحة.
• إلى ناقلين مستقلين للبيانات بعرض 16 بت

توفر كل شريحة ذاكرة بسعة 4 أو 6 أو 8 أو 12 أو 16 جيجابت ، نصفها لكل قناة. وبالتالي، يبلغ حجم كل بنك 1/16 من حجم الجهاز. يتم تنظيم هذه الذاكرة في العدد المناسب (من 16 كيلوبايت إلى 64 كيلوبايت) من الصفوف، كل صف منها 16384 بت (2048 بايت). من المخطط توسيع الذاكرة إلى 24 و32 جيجابت، ولكن لم يُحسم بعد ما إذا كان ذلك سيتم بزيادة عدد الصفوف أو عرضها أو عدد البنوك.    

كما تم تحديد حزم أكبر توفر عرضًا مزدوجًا (أربعة قنوات) وما يصل إلى أربعة قوالب لكل زوج من القنوات (8 قوالب إجمالاً لكل حزمة).

يتم الوصول إلى البيانات على دفعات تتكون إما من 16 أو 32 عملية نقل (256 أو 512 بت، 32 أو 64 بايت، 8 أو 16 دورة DDR). يجب أن تبدأ الدفعات عند حدود 64 بت.

نظرًا لارتفاع تردد الساعة وزيادة الحد الأدنى لطول النبضة مقارنةً بالمعايير السابقة، يُمكن دمج إشارات التحكم بشكل أكبر دون أن يُصبح ناقل الأوامر/العناوين عائقًا. يقوم LPDDR4 بدمج خطوط التحكم والعناوين على ناقل CA أحادي معدل البيانات 6 بت. تتطلب الأوامر دورتي ساعة، بينما تتطلب عمليات ترميز العنوان (مثل تنشيط الصف، أو قراءة أو كتابة العمود) أمرين. على سبيل المثال، يتطلب طلب قراءة من شريحة غير نشطة أربعة أوامر تستغرق 8 دورات ساعة: تنشيط-1، تنشيط-2، قراءة، CAS-2.

يكون خط اختيار الشريحة (CS) نشطًا عند المستوى العالي . يتم تحديد الدورة الأولى من الأمر من خلال كون خط اختيار الشريحة عاليًا؛ ويكون منخفضًا خلال الدورة الثانية.

يُستخدم الأمر CAS-2 كجزء ثانٍ من جميع الأوامر التي تُجري عملية نقل عبر ناقل البيانات، ويوفر بتات عناوين الأعمدة ذات الترتيب المنخفض:

• يجب أن تبدأ أوامر القراءة على عنوان عمود يكون من مضاعفات العدد 4؛ لا يوجد أي بند يسمح بتوصيل بت عنوان C0 أو C1 غير صفري إلى الذاكرة.
• يجب أن تبدأ أوامر الكتابة على عنوان عمود يكون من مضاعفات العدد 16؛ يجب أن يكون C2 و C3 صفرًا لأمر الكتابة.
• يجب أيضًا أن يتبع أمر CAS-2 قراءة سجل الوضع وبعض الأوامر متعددة الأغراض، ومع ذلك يجب أن تكون جميع بتات العمود صفرًا (منخفضة).

يمكن ضبط طول الاندفاع ليكون 16 أو 32 أو يمكن تحديده ديناميكيًا بواسطة بت BL لعمليات القراءة والكتابة.

تُخصَّص إشارة DMI (قناع/عكس البيانات) واحدة لكل ثمانية خطوط بيانات، ويمكن استخدامها لتقليل عدد البتات التي تُفعَّل عند مستوى عالٍ أثناء نقل البيانات. عند تفعيل الإشارة، تُكمَّل البتات الثمانية الأخرى بواسطة كلٍّ من المُرسِل والمُستقبِل. إذا احتوى البايت على خمسة بتات أو أكثر قيمتها 1، فيمكن تفعيل إشارة DMI عند مستوى عالٍ، بالإضافة إلى ثلاثة خطوط بيانات أو أقل. وبما أن خطوط الإشارة تُنهى عند مستوى منخفض، فإن هذا يُقلِّل من استهلاك الطاقة.

(يُقلل الاستخدام البديل، حيث يتم استخدام DMI للحد من عدد خطوط البيانات التي يتم تبديلها في كل عملية نقل إلى 4 كحد أقصى، من التشويش المتبادل. يمكن استخدام هذا بواسطة وحدة تحكم الذاكرة أثناء عمليات الكتابة، ولكنه غير مدعوم من قبل أجهزة الذاكرة.)

يمكن تفعيل عكس ناقل البيانات بشكل منفصل للقراءة والكتابة. أما بالنسبة للكتابة المقنعة (التي لها رمز أمر منفصل)، فإن عمل إشارة DMI يعتمد على ما إذا كان عكس الكتابة مفعلاً أم لا.

• إذا تم تعطيل DBI عند الكتابة، فإن المستوى العالي في DMI يشير إلى أنه يجب تجاهل بايت البيانات المقابل وعدم كتابته.
• إذا تم تمكين DBI على عمليات الكتابة، فإن المستوى المنخفض على DMI، بالإضافة إلى بايت بيانات يحتوي على 5 بتات أو أكثر، يشير إلى بايت بيانات يجب تجاهله وعدم كتابته.

تتضمن ذاكرة LPDDR4 أيضًا آلية "تحديث الصفوف المستهدفة" لتجنب التلف الناتج عن " ضغط الصفوف " على الصفوف المجاورة. يحدد تسلسل خاص من ثلاث عمليات تنشيط/شحن مسبق الصف الذي تم تنشيطه أكثر من عتبة محددة من قبل الجهاز (من 200,000 إلى 700,000 لكل دورة تحديث). داخليًا، يقوم الجهاز بتحديث الصفوف المجاورة فعليًا بدلاً من الصف المحدد في أمر التنشيط. ^{[ 21 ] [ 20 ] : 153-154}

في 19 فبراير 2019، نشرت JEDEC معيار JESD209-5، وهو معيار معدل البيانات المزدوج منخفض الطاقة 5 (LPDDR5). ^{[ 26 ]}

أعلنت سامسونج في يوليو 2018 أنها تمتلك نماذج أولية عاملة من رقائق LPDDR5. وتُدخل LPDDR5 التغييرات التالية: ^{[ 27 ]}

• تم رفع معدل نقل البيانات إلى 6400  ميجابت/ثانية لكل منفذ
• يتم استخدام الساعات التفاضلية  (3200 ميجاهرتز، DDR)
• لم يتم مضاعفة حجم الجلب المسبق مرة أخرى، بل بقي عند 16 نانومتر.
• تم رفع عدد البنوك إلى 16 بنكًا، مقسمة إلى أربع مجموعات مصرفية شبيهة بنظام DDR4.
• تحسينات توفير الطاقة: ^{[ 26 ]}
  • أوامر Data-Copy و Write-X (جميعها واحد أو جميعها أصفار) لتقليل نقل البيانات
  • تغيير التردد والجهد الديناميكي
• بنية توقيت جديدة، حيث تستخدم الأوامر ساعة رئيسية ربع السرعة (CK)، بينما يتم نقل البيانات باستخدام إشارات ساعة الكتابة (WCK) وساعة القراءة (RDQS) كاملة السرعة والتي يتم تمكينها فقط عند الضرورة ^{[ 26 ].}
• مجموعة واحدة من الساعات كاملة السرعة لكل بايت (مقابل كل 16 بت في LPDDR4)
• تم إلغاء دبوس تمكين الساعة (CKE)؛ وبدلاً من ذلك، يتم الدخول إلى وضع الطاقة المنخفضة عن طريق أمر عبر ناقل CA، ويستمر حتى تصبح إشارة اختيار الشريحة عالية مرة أخرى.

تدعم وحدات التحكم في الذاكرة من AMD Van Gogh و Intel Tiger Lake و Apple silicon (M1 Pro و M1 Max و M1 Ultra و M2 و A16 Bionic) و Huawei Kirin 9000 و Snapdragon 888 تقنية LPDDR5.

يؤدي مضاعفة معدل النقل، وخفض سرعة الساعة الرئيسية إلى الربع، إلى ساعة رئيسية بتردد نصف تردد ساعة LPDDR4 المماثلة. يتم توسيع ناقل الأوامر (CA) إلى 7 بتات، ويتم نقل الأوامر بمعدل بيانات مضاعف، بحيث يتم إرسالها في النهاية بنفس معدل إرسال أوامر LPDDR4.

مقارنةً بالمعايير السابقة، تغيرت تسمية عناوين الأعمدة. يسمح كل من LPDDR4 وLPDDR5 بما يصل إلى 10 بتات لعناوين الأعمدة، لكن الأسماء مختلفة. أُعيد تسمية عناوين الأعمدة من C0 إلى C9 في LPDDR4 إلى B0 إلى B3 ومن C0 إلى C5. وكما هو الحال في LPDDR4، يجب أن تبدأ عمليات الكتابة من عنوان من مضاعفات العدد 16 مع B0 إلى B3 بقيمة صفرية، بينما يمكن لعمليات القراءة طلب نقل البيانات بترتيب مختلف عن طريق تحديد قيمة غير صفرية لـ B3.

كما هو الحال مع ذاكرة LPDDR4، تتطلب قراءة بعض البيانات أربعة أوامر: أمران للتنشيط لاختيار صف، ثم أمر CAS وأمر قراءة لاختيار عمود. على عكس LPDDR4، يأتي أمر CAS قبل أمر القراءة أو الكتابة. في الواقع، يُعدّ هذا الاسم مُضللاً بعض الشيء، إذ أنه لا يختار عمودًا على الإطلاق. بدلاً من ذلك، تتمثل وظيفته الأساسية في تهيئة ذاكرة الوصول العشوائي الديناميكية (DRAM) للتزامن مع بدء تشغيل ساعة WCK عالية السرعة الوشيك. تحدد بتات WS_FS وWS_RD وWS_WR توقيتات مختلفة، حيث تم تحسين خياري WS_RD وWS_WR لأمر قراءة أو كتابة لاحق مباشرةً، بينما يبدأ خيار WS_FS الساعة فورًا، ويمكن أن يتبعه عمليات قراءة أو كتابة متعددة، مما يسمح بالوصول إلى بنوك متعددة.

يُحدد نظام CAS أيضًا خيار "كتابة X". إذا تم ضبط بت WRX، فإن عمليات الكتابة لا تنقل البيانات، بل تملأ التسلسل بسلسلة من الأصفار أو الآحاد، وذلك تحت سيطرة بت WXS (تحديد كتابة X). يستغرق هذا نفس الوقت، ولكنه يوفر الطاقة.

بالإضافة إلى الدفعات المعتادة المكونة من 16، هناك أوامر لتنفيذ دفعات مزدوجة الطول مكونة من 32. يمكن للقراءة (وليس الكتابة) تحديد موضع البداية داخل الدفعة المحاذية المكونة من 32 كلمة باستخدام البتات C0 و B3.

في 9 يوليو 2025، نشرت JEDEC معيار JESD209-6، وهو معيار لمعدل البيانات المزدوج منخفض الطاقة 6 (LPDDR6) ^{[ 37 ]} مع التغييرات التالية:

• زيادة السرعة إلى 10.6-14.4 جيجابت/ثانية/دبوس
• تم تضييق ناقل CA إلى 4 بتات
• عرض ناقل البيانات 12 بت لكل قناة
• دفعات من 24 عملية نقل × 12 دبوسًا = 288 بت:
  • 256 بت من البيانات، بالإضافة إلى
  • 16 بتًا للعلامة/تصحيح الأخطاء مخزنة بواسطة المصفوفة، بالإضافة إلى
  • 16 بت لعكس ناقل البيانات أو تصحيح الأخطاء للرابط، غير مخزنة.
• CAMM2 ^{[ 38 ]}