ذاكرة الوصول العشوائي الديناميكية المتزامنة

📅 آخر تحديث: ١٩ يوليو ٢٠٢٦
✍️ نُشر في: ١٩ يوليو ٢٠٢٦
📷 يحتوي على 5 صور
الموسوعة الحرة
وحدات ذاكرة SDRAM

ذاكرة الوصول العشوائي الديناميكية المتزامنة ( ذاكرة الوصول العشوائي الديناميكية المتزامنة أو SDRAM ) هي أي ذاكرة DRAM حيث يتم تنسيق تشغيل واجهة الدبوس الخارجية الخاصة بها بواسطة إشارة ساعة خارجية .

استخدمت الدوائر المتكاملة لذاكرة الوصول العشوائي الديناميكية (DRAM) التي تم إنتاجها من أوائل السبعينيات إلى أوائل التسعينيات واجهة غير متزامنة ، حيث تؤثر إشارات التحكم المدخلة بشكل مباشر على الوظائف الداخلية، مع تأخير زمني لا يتجاوز مرورها عبر مسارات أشباه الموصلات. أما ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) فتستخدم واجهة متزامنة ، حيث يتم التعرف على التغييرات في مدخلات التحكم بعد الحافة الصاعدة لإشارة الساعة. في عائلات SDRAM الموحدة من قبل JEDEC ، تتحكم إشارة الساعة في خطوات آلة الحالة المحدودة الداخلية التي تستجيب للأوامر الواردة. يمكن تجميع هذه الأوامر لتحسين الأداء، حيث تُستكمل العمليات التي بدأت سابقًا أثناء استقبال أوامر جديدة. تُقسم الذاكرة إلى عدة أقسام متساوية الحجم ولكنها مستقلة تُسمى بنوكًا ، مما يسمح للجهاز بالعمل على أمر الوصول إلى الذاكرة في كل بنك في وقت واحد وتسريع الوصول بطريقة متداخلة . هذا يسمح لذاكرة SDRAM بتحقيق تزامن أكبر ومعدلات نقل بيانات أعلى من ذاكرة DRAM غير المتزامنة.

تعني تقنية التجزئة أن الشريحة يمكنها استقبال أمر جديد قبل الانتهاء من معالجة الأمر السابق. في عملية الكتابة المجزأة، يمكن أن يتبع أمر الكتابة أمر آخر مباشرةً دون انتظار كتابة البيانات في مصفوفة الذاكرة. أما في عملية القراءة المجزأة، فتظهر البيانات المطلوبة بعد عدد ثابت من دورات الساعة (زمن الاستجابة) من أمر القراءة، وخلال هذه الفترة يمكن إرسال أوامر إضافية.

تاريخ

ثمانية دوائر متكاملة من نوع SDRAM من هيونداي على حزمة PC100 DIMM

كانت ذاكرات الوصول العشوائي الديناميكية (DRAM) الأولى تُزامَن غالبًا مع ساعة المعالج المركزي (مُوَزَّعة) واستُخدمت مع المعالجات الدقيقة المبكرة. في منتصف سبعينيات القرن العشرين، تحولت ذاكرات DRAM إلى التصميم غير المتزامن، لكنها عادت في تسعينيات القرن العشرين إلى التشغيل المتزامن. [ 1 ] [ 2 ] في أواخر ثمانينيات القرن العشرين، قامت شركة IBM بتطوير ذاكرات DRAM باستخدام ميزة التوقيت ثنائي الحافة ، وعرضت نتائجها في المؤتمر الدولي للدوائر المتكاملة الصلبة عام 1990. مع ذلك، كانت ذاكرة DRAM قياسية ، وليست ذاكرة SDRAM. [ 3 ] [ 4 ]

كانت أول ذاكرة SDRAM تجارية هي شريحة الذاكرة Samsung KM48SL2000 ، والتي كانت سعتها 16 ميغابت. [ 5 ] تم تصنيعها بواسطة شركة Samsung Electronics باستخدام عملية تصنيع CMOS ( أشباه الموصلات المعدنية المؤكسدة التكميلية ) في عام 1992، [ 6 ] وبدأ إنتاجها بكميات كبيرة في عام 1993. [ 5 ] وبحلول عام 2000، حلت ذاكرة SDRAM محل جميع أنواع ذاكرة DRAM الأخرى تقريبًا في أجهزة الكمبيوتر الحديثة، نظرًا لأدائها الأفضل. 

لا يُعد زمن استجابة ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) بالضرورة أقل (أوقات وصول أسرع) من ذاكرة الوصول العشوائي الديناميكية غير المتزامنة (DRAM). في الواقع، كانت ذاكرة SDRAM المبكرة أبطأ نوعًا ما من ذاكرة الوصول العشوائي الديناميكية EDO المتزامنة نظرًا لوجود منطق إضافي. وتكمن فوائد التخزين المؤقت الداخلي لذاكرة SDRAM في قدرتها على دمج العمليات بين عدة مجموعات من الذاكرة، مما يزيد من عرض النطاق الترددي الفعال .

تم عرض ذاكرة الوصول العشوائي الديناميكية ذات معدل نقل البيانات المزدوج ، والمعروفة باسم DDR SDRAM ، لأول مرة من قبل شركة سامسونج في عام 1997. [ 7 ] أصدرت سامسونج أول شريحة DDR SDRAM تجارية (بسعة 64  ميجابت [ 8 ] ) في يونيو 1998، [ 9 ] [ 10 ] [ 11 ] وتبعتها شركة هيونداي للإلكترونيات (التي تُعرف الآن باسم SK Hynix ) في نفس العام. [ 12 ]

اليوم، تُصنّع جميع ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) تقريبًا وفقًا للمعايير التي وضعتها JEDEC ، وهي جمعية صناعية إلكترونية تتبنى معايير مفتوحة لتسهيل التوافق التشغيلي للمكونات الإلكترونية. وقد اعتمدت JEDEC رسميًا أول معيار لها لذاكرة SDRAM في عام 1993، ثم اعتمدت لاحقًا معايير أخرى لذاكرة SDRAM، بما في ذلك معايير DDR و DDR2 و DDR3 SDRAM .

تتوفر ذاكرة الوصول العشوائي الديناميكية (SDRAM) أيضًا بأنواع مسجلة ، للأنظمة التي تتطلب قابلية توسع أكبر مثل الخوادم ومحطات العمل .

اليوم، تشمل أكبر الشركات المصنعة لذاكرة الوصول العشوائي الديناميكية (SDRAM) في العالم كلاً من SK Hynix و Samsung Electronics و Micron Technology و ChangXin Memory Technologies و Nanya Technology .

توقيت

توجد عدة قيود على أداء ذاكرة الوصول العشوائي الديناميكية (DRAM). أبرزها زمن دورة القراءة، أي الفترة الزمنية بين عمليتي قراءة متتاليتين لصف مفتوح. انخفض هذا الزمن من 15  نانوثانية لذاكرة  SDRAM بتردد 66 ميجاهرتز (1  ميجاهرتز = 10⁶ هرتز  ) إلى 5  نانوثانية لذاكرة DDR-400، ولكنه ظل ثابتًا نسبيًا خلال جيلي DDR2-800 وDDR3-1600. مع ذلك، من خلال تشغيل دوائر الواجهة بمضاعفات متزايدة لمعدل القراءة الأساسي، ازداد عرض النطاق الترددي المتاح بشكل ملحوظ.

ومن القيود الأخرى زمن استجابة CAS ، وهو الوقت الفاصل بين إدخال عنوان العمود واستلام البيانات المقابلة. وقد ظل هذا الزمن ثابتًا نسبيًا عند 10-15 نانوثانية خلال الأجيال القليلة الماضية من ذاكرة DDR SDRAM.

أثناء التشغيل، يُمثل زمن استجابة CAS عددًا محددًا من دورات الساعة المُبرمجة في سجل وضع ذاكرة الوصول العشوائي الديناميكية (SDRAM) والتي يتوقعها مُتحكم ذاكرة الوصول العشوائي الديناميكية (DRAM). يُمكن برمجة أي قيمة، ولكن ذاكرة الوصول العشوائي الديناميكية لن تعمل بشكل صحيح إذا كانت القيمة منخفضة جدًا. عند ترددات الساعة العالية، يزداد زمن استجابة CAS المُفيد بشكل طبيعي.  يُعادل 10-15 نانوثانية دورتين إلى ثلاث دورات (CL2-3) من تردد  ساعة 200 ميجاهرتز لذاكرة الوصول العشوائي الديناميكية DDR-400، وCL4-6 لذاكرة الوصول العشوائي الديناميكية DDR2-800، وCL8-12 لذاكرة الوصول العشوائي الديناميكية DDR3-1600. تسمح دورات الساعة الأبطأ بشكل طبيعي بعدد أقل من دورات زمن استجابة CAS.

تتميز وحدات ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) بمواصفات توقيت خاصة بها، قد تكون أبطأ من مواصفات رقائق الذاكرة الموجودة على الوحدة نفسها. عند  ظهور رقائق SDRAM بتردد 100 ميجاهرتز لأول مرة، قام بعض المصنّعين ببيع  وحدات "100 ميجاهرتز" التي لم تكن قادرة على العمل بكفاءة عند هذا التردد. واستجابةً لذلك، نشرت شركة إنتل معيار PC100، الذي يحدد المتطلبات والإرشادات اللازمة لإنتاج وحدة ذاكرة قادرة على العمل بكفاءة عند تردد 100  ميجاهرتز. كان لهذا المعيار تأثير واسع النطاق، وسرعان ما أصبح مصطلح "PC100" مُعرّفًا شائعًا  لوحدات SDRAM بتردد 100 ميجاهرتز، وتُصنّف الوحدات الآن عادةً بأرقام مسبوقة بـ "PC" (مثل PC66 أو PC100 أو PC133 - على الرغم من أن المعنى الفعلي لهذه الأرقام قد تغيّر).

إشارات التحكم

تُضبط جميع الأوامر زمنيًا بالنسبة للحافة الصاعدة لإشارة الساعة. بالإضافة إلى إشارة الساعة، توجد ست إشارات تحكم، معظمها فعالة عند انخفاض الجهد ، والتي تُؤخذ عينات منها عند الحافة الصاعدة لإشارة الساعة.

  • تفعيل إشارة ساعة CKE . عندما تكون هذه الإشارة منخفضة، تتصرف الشريحة كما لو أن الساعة قد توقفت. لا يتم تفسير أي أوامر ولا تمر أوقات استجابة الأوامر. حالة خطوط التحكم الأخرى غير مهمة. يتأخر تأثير هذه الإشارة فعليًا دورة ساعة واحدة. أي أن دورة الساعة الحالية تستمر كالمعتاد، ولكن يتم تجاهل دورة الساعة التالية، باستثناء إعادة اختبار مدخل CKE. تستأنف العمليات العادية عند الحافة الصاعدة للساعة بعد تلك التي تكون فيها إشارة CKE عالية. بعبارة أخرى، يتم توقيت جميع عمليات الشريحة الأخرى بالنسبة للحافة الصاعدة لساعة مُقنّعة. الساعة المُقنّعة هي نتيجة عملية AND المنطقية بين ساعة الإدخال وحالة إشارة CKE خلال الحافة الصاعدة السابقة لساعة الإدخال.
  • اختيار شريحة CS . عندما تكون هذه الإشارة عالية، تتجاهل الشريحة جميع المدخلات الأخرى (باستثناء CKE)، وتتصرف كما لو تم استلام أمر NOP.
  • قناع بيانات DQM . (يظهر الحرف Q لأن خطوط البيانات تُعرف بخطوط "DQ" وفقًا لمعايير المنطق الرقمي). عند ارتفاع هذه الإشارة، فإنها تمنع إدخال/إخراج البيانات. وعندما تصاحب بيانات الكتابة، لا تُكتب البيانات فعليًا إلى ذاكرة الوصول العشوائي الديناميكية (DRAM). وعند ارتفاعها قبل دورتين من دورة القراءة، لا تُخرج بيانات القراءة من الشريحة. يوجد خط DQM واحد لكل 8 بتات على شريحة ذاكرة x16 أو وحدة DIMM.

إشارات القيادة

  • RAS ، إشارة عنوان الصف. على الرغم من اسمها، فهي ليست إشارة نبضية، بل هي ببساطة بتة أمر. إلى جانب CAS و WE ، تحدد هذه الإشارة أحد ثمانية أوامر.
  • CAS ، إشارة عنوان العمود. هذه ليست إشارة نبضية، بل بت أمر. إلى جانب RAS و WE ، تحدد هذه الإشارة أحد الأوامر الثمانية.
  • WE ، تمكين الكتابة. إلى جانب RAS و CAS ، يحدد هذا الخيار أحد ثمانية أوامر. وهو يميز عمومًا بين أوامر القراءة وأوامر الكتابة.

اختيار البنك (Ban)

تُقسّم أجهزة ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) داخليًا إلى بنكين أو أربعة أو ثمانية بنوك بيانات داخلية مستقلة. وتُستخدم مدخلات عناوين البنوك (BA0، BA1، وBA2) لتحديد البنك الذي يُوجّه إليه الأمر.

العنوان (A10/An)

تستخدم العديد من الأوامر عنوانًا مُدخلًا عبر دبابيس إدخال العناوين. كما تستخدم بعض الأوامر، التي لا تستخدم عنوانًا أو تستخدم عنوانًا عموديًا، المنفذ A10 لاختيار المتغيرات.

الأوامر

تُعرَّف أوامر SDR SDRAM على النحو التالي:

علوم الحاسوبنظام راسCASنحنبكالوريوس نA10أن​يأمر
حxxxxxxأمر منع (لا عملية)
لحححxxxلا توجد عملية
لححلxxxإنهاء عملية القراءة المتتابعة: إيقاف عملية قراءة متتابعة أو كتابة متتابعة جارية
لحلحبنكلعمودقراءة: قراءة دفعة من البيانات من الصف النشط حاليًا
لحلحبنكحعموداقرأ مع الشحن المسبق التلقائي: كما هو موضح أعلاه، ثم قم بالشحن المسبق (إغلاق الصف) عند الانتهاء
لحللبنكلعمودالكتابة: كتابة دفعة من البيانات إلى الصف النشط حاليًا
لحللبنكحعموداكتب مع إعادة الشحن التلقائي: كما هو موضح أعلاه، وأعد الشحن (أغلق الصف) عند الانتهاء
للححبنكصفتفعيل (activate): فتح صف لأوامر القراءة والكتابة
للحلبنكلxالشحن المسبق: إلغاء تنشيط (إغلاق) الصف الحالي للبنك المحدد
للحلxحxشحن الكل مسبقًا: إلغاء تنشيط (إغلاق) الصف الحالي لجميع البنوك
لللحxxxالتحديث التلقائي: يتم تحديث صف واحد من كل بنك باستخدام عداد داخلي. يجب شحن جميع البنوك مسبقًا.
لللل0 0وضعيتم تحميل سجلات وضع التحميل من A0 إلى A9 لتهيئة شريحة ذاكرة الوصول العشوائي الديناميكية (DRAM). أهم الإعدادات هي زمن استجابة CAS (دورتان أو 3 دورات) وطول النبضة (دورة واحدة أو دورتان أو 4 أو 8 دورات).

تستخدم جميع أجيال ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDR وDDRx) نفس الأوامر بشكل أساسي، مع وجود اختلافات تتمثل في:

  • بتات عناوين إضافية لدعم الأجهزة الأكبر حجمًا
  • بتات اختيار البنك الإضافية
  • سجلات الوضع الأوسع (DDR2 وما فوق تستخدم 13 بت، A0–A12)
  • سجلات الوضع الموسع الإضافية (يتم تحديدها بواسطة بتات عنوان البنك)
  • يقوم DDR2 بحذف أمر إنهاء الاندفاع؛ بينما يقوم DDR3 بإعادة تعيينه على أنه "معايرة ZQ".
  • تستخدم ذاكرتا DDR3 وDDR4 الرمز A12 أثناء أوامر القراءة والكتابة للإشارة إلى "التقطيع المتتابع"، أي نقل البيانات بنصف الطول
  • يُغيّر DDR4 ترميز أمر التنشيط. تتحكم إشارة جديدة تُسمى ACT في هذا الأمر، حيث تُستخدم خطوط التحكم الأخرى كبتات عناوين الصفوف 16 و15 و14. عندما تكون إشارة ACT عالية، تكون الأوامر الأخرى كما هي مذكورة أعلاه.

الإنشاء والتشغيل

وحدة ذاكرة SDRAM ، مكبرة

على سبيل المثال، قد تتكون  وحدة ذاكرة SDRAM DIMM بسعة 512 ميجابايت (والتي تحتوي على 512 ميجابايت) من ثماني أو تسع رقاقات SDRAM، تحتوي كل منها على 512 ميجابت من التخزين، وتساهم كل رقاقة بـ 8 بتات في عرض وحدة الذاكرة البالغ 64 أو 72 بت. تحتوي رقاقة SDRAM النموذجية بسعة 512 ميجابت داخليًا على أربعة بنوك ذاكرة مستقلة سعة كل منها 16 ميجابايت. كل بنك عبارة عن مصفوفة من 8192 صفًا، كل صف منها يحتوي على 16384 بت (2048 عمودًا، كل عمود 8 بت). يكون البنك إما خاملًا أو نشطًا أو في حالة انتقال من حالة إلى أخرى. [ 8 ]    

يُفعّل الأمر النشط بنكًا خاملًا. ويُقدّم عنوان بنك ثنائي البت (BA0 – BA1) وعنوان صف ثلاثي عشر بت (A0 – A12)، ويؤدي إلى قراءة ذلك الصف في مصفوفة البنك التي تضم جميع مُضخّمات استشعار الأعمدة البالغ عددها 16384. يُعرف هذا أيضًا باسم "فتح" الصف. لهذه العملية أثر جانبي يتمثل في تحديث خلايا تخزين الذاكرة الديناميكية (السعوية) لذلك الصف.

بمجرد تفعيل الصف أو "فتحه"، يصبح من الممكن تنفيذ أوامر القراءة والكتابة عليه . يتطلب التفعيل حدًا أدنى من الوقت، يُسمى تأخير الصف إلى العمود (tRCD ) ، قبل إمكانية إجراء عمليات القراءة أو الكتابة. يُقرّب هذا الوقت إلى أقرب مضاعف لدورة الساعة، ويحدد الحد الأدنى لعدد دورات الانتظار بين أمر التفعيل وأمر القراءة أو الكتابة . خلال دورات الانتظار هذه، يمكن إرسال أوامر إضافية إلى بنوك أخرى، لأن كل بنك يعمل بشكل مستقل تمامًا.

تتطلب كل من أوامر القراءة والكتابة عنوان عمود. ولأن كل شريحة تصل إلى ثمانية بتات من البيانات في كل مرة، فهناك 2048 عنوان عمود ممكن، مما يتطلب 11 خط عنوان فقط (A0 – A9 ، A11).

عند إصدار أمر قراءة ، ستُنتج ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) بيانات الإخراج المقابلة على خطوط DQ بالتزامن مع الحافة الصاعدة لإشارة الساعة بعد بضع دورات ساعة، وذلك بناءً على زمن استجابة CAS المُهيأ. وستُنتج الكلمات اللاحقة من الدفعة بالتزامن مع الحواف الصاعدة اللاحقة لإشارة الساعة.

يُرفق أمر الكتابة بالبيانات المراد كتابتها على خطوط DQ خلال نفس الحافة الصاعدة لإشارة الساعة. ويتمثل دور وحدة التحكم بالذاكرة في ضمان عدم قيام ذاكرة SDRAM بإرسال بيانات القراءة إلى خطوط DQ في نفس الوقت الذي تحتاج فيه إلى إرسال بيانات الكتابة إلى تلك الخطوط. ويمكن تحقيق ذلك عن طريق الانتظار حتى انتهاء سلسلة القراءة، أو عن طريق إنهاء سلسلة القراءة، أو باستخدام خط التحكم DQM.

عندما يحتاج متحكم الذاكرة إلى الوصول إلى صف مختلف، يجب عليه أولاً إعادة مُضخِّمات الاستشعار في ذلك البنك إلى حالة الخمول، استعدادًا لاستشعار الصف التالي. تُعرف هذه العملية باسم "الشحن المسبق" أو "إغلاق" الصف. يمكن إصدار أمر الشحن المسبق بشكل صريح، أو يمكن تنفيذه تلقائيًا عند انتهاء عملية قراءة أو كتابة. وكما ذكرنا سابقًا، هناك حد أدنى للوقت، وهو تأخير الشحن المسبق للصف (tRP) ، يجب أن ينقضي قبل "إغلاق" ذلك الصف بالكامل، وبالتالي يصبح البنك في حالة خمول لتلقي أمر تنشيط آخر عليه.

على الرغم من أن تحديث الصف هو أثر جانبي تلقائي لتفعيله، إلا أن هناك حدًا أدنى للوقت اللازم لحدوث ذلك، مما يتطلب حدًا أدنى لوقت الوصول إلى الصف (t RAS) بين أمر نشط يفتح صفًا، وأمر إعادة التحميل المقابل لإغلاقه. عادةً ما يكون هذا الحد ضئيلاً مقارنةً بأوامر القراءة والكتابة المطلوبة للصف، لذا فإن قيمته لا تؤثر بشكل كبير على الأداء النموذجي.

تفاعلات الأوامر

يُسمح دائمًا بأمر "عدم التشغيل"، بينما يتطلب أمر "تحميل سجل الوضع" أن تكون جميع البنوك في وضع الخمول، مع تأخير زمني لاحق لتطبيق التغييرات. كما يتطلب أمر "التحديث التلقائي" أن تكون جميع البنوك في وضع الخمول، ويستغرق دورة تحديث زمنية t RFC لإعادة الشريحة إلى حالة الخمول. (عادةً ما يساوي هذا الوقت t RCD + t RP ). الأمر الوحيد الآخر المسموح به على بنك خامل هو أمر "التنشيط". وكما ذُكر سابقًا، يستغرق هذا الأمر t RCD قبل أن يُفتح الصف بالكامل ويصبح قادرًا على قبول أوامر القراءة والكتابة.

عندما يكون البنك مفتوحًا، يُسمح بأربعة أوامر: القراءة، والكتابة، وإنهاء عملية الإرسال، والشحن المسبق. تبدأ أوامر القراءة والكتابة عمليات إرسال متتابعة، والتي يمكن مقاطعتها بأوامر لاحقة.

مقاطعة سلسلة قراءة

يمكن إصدار أمر قراءة أو إنهاء عملية نقل البيانات أو إعادة شحن البيانات في أي وقت بعد أمر القراءة، وسيؤدي ذلك إلى مقاطعة عملية نقل البيانات بعد انقضاء زمن استجابة CAS المُحدد. فإذا صدر أمر قراءة في الدورة 0، ثم صدر أمر قراءة آخر في الدورة 2، وكان زمن استجابة CAS هو 3، فسيبدأ أمر القراءة الأول بنقل البيانات خلال الدورتين 3 و4، ثم ستظهر نتائج أمر القراءة الثاني بدءًا من الدورة 5.

إذا كان الأمر الصادر في الدورة 2 هو إنهاء الاندفاع، أو إعادة شحن البنك النشط، فلن يتم إنشاء أي مخرجات خلال الدورة 5.

على الرغم من أن القراءة المقاطعة قد تكون لأي بنك نشط، فإن أمر الشحن المسبق لن يقاطع سلسلة القراءة إلا إذا كانت لنفس البنك أو لجميع البنوك؛ أمر الشحن المسبق لبنك مختلف لن يقاطع سلسلة القراءة.

يُمكن مقاطعة سلسلة قراءة متتابعة بأمر كتابة، لكن ذلك أكثر صعوبة. يُمكن تحقيق ذلك باستخدام إشارة DQM لكبح خرج ذاكرة SDRAM، ما يسمح لوحدة تحكم الذاكرة بنقل البيانات عبر خطوط DQ إلى ذاكرة SDRAM في الوقت المناسب لعملية الكتابة. ولأن تأثير DQM على بيانات القراءة يتأخر دورتين، بينما يكون تأثيره على بيانات الكتابة فوريًا، يجب رفع إشارة DQM (لحجب بيانات القراءة) بدءًا من دورتين على الأقل قبل أمر الكتابة، ثم خفضها لدورة أمر الكتابة (بافتراض أن أمر الكتابة مُصمم للتنفيذ).

يتطلب إنجاز هذه العملية في دورتين فقط من دورات الساعة تنسيقًا دقيقًا بين الوقت الذي تستغرقه ذاكرة الوصول العشوائي الديناميكية (SDRAM) لإيقاف تشغيل مخرجاتها عند حافة الساعة، والوقت الذي يجب فيه إدخال البيانات إليها للكتابة عند حافة الساعة التالية. إذا كان تردد الساعة مرتفعًا جدًا بحيث لا يسمح بوقت كافٍ، فقد يلزم ثلاث دورات.

إذا كان أمر القراءة يتضمن الشحن المسبق التلقائي، فإن الشحن المسبق يبدأ في نفس دورة أمر المقاطعة.

طلب دفعة واحدة

عادةً ما تصل المعالجات الدقيقة الحديثة المزودة بذاكرة تخزين مؤقتة إلى الذاكرة بوحدات أسطر التخزين المؤقت . يتطلب نقل سطر تخزين مؤقت بحجم 64 بايت ثماني عمليات وصول متتالية إلى وحدة ذاكرة DIMM بحجم 64 بت، ويمكن تفعيلها جميعًا بأمر قراءة أو كتابة واحد عن طريق تهيئة رقائق SDRAM، باستخدام سجل الوضع، لتنفيذ دفعات من ثماني كلمات . يتم عادةً تفعيل جلب سطر التخزين المؤقت بقراءة من عنوان معين، وتسمح ذاكرة SDRAM بنقل "الكلمة الحرجة" لسطر التخزين المؤقت أولاً. (يشير مصطلح "الكلمة" هنا إلى عرض رقاقة SDRAM أو وحدة DIMM، وهو 64 بت لوحدة DIMM نموذجية). تدعم رقائق SDRAM اصطلاحين محتملين لترتيب الكلمات المتبقية في سطر التخزين المؤقت.

تصل عمليات النقل المتتالية دائمًا إلى كتلة متوازية من BL كلمة متتالية تبدأ بمضاعفات BL. على سبيل المثال، سيؤدي الوصول المتتالي لأربع كلمات إلى أي عنوان عمود من 4 إلى 7 إلى إرجاع الكلمات من 4 إلى 7. ومع ذلك، يعتمد الترتيب على العنوان المطلوب ونوع النقل المتتالي المُحدد: متسلسل أو متداخل. عادةً، يتطلب مُتحكم الذاكرة أحد النوعين. عندما يكون طول النقل المتتالي واحدًا أو اثنين، لا يهم نوع النقل المتتالي. بالنسبة لطول نقل متتالي يساوي واحدًا، تكون الكلمة المطلوبة هي الكلمة الوحيدة التي يتم الوصول إليها. أما بالنسبة لطول نقل متتالي يساوي اثنين، فيتم الوصول إلى الكلمة المطلوبة أولًا، ثم الكلمة الأخرى في الكتلة المتوازية ثانيًا. وهي الكلمة التالية إذا تم تحديد عنوان زوجي، والكلمة السابقة إذا تم تحديد عنوان فردي.

في وضع الإرسال المتتابع ، يتم الوصول إلى الكلمات اللاحقة بترتيب عناوين متزايد، مع العودة إلى بداية الكتلة عند الوصول إلى النهاية. على سبيل المثال، بالنسبة لطول إرسال يبلغ أربعة، وعنوان عمود مطلوب يبلغ خمسة، يتم الوصول إلى الكلمات بالترتيب 5-6-7-4. إذا كان طول الإرسال ثمانية، فسيكون ترتيب الوصول 5-6-7-0-1-2-3-4. يتم ذلك بإضافة عداد إلى عنوان العمود، وتجاهل عمليات الحمل بعد طول الإرسال. يحسب وضع الإرسال المتداخل العنوان باستخدام عملية XOR بين العداد والعنوان. باستخدام نفس عنوان البداية وهو خمسة، سيعيد إرسال من أربع كلمات الكلمات بالترتيب 5-4-7-6. أما إرسال من ثماني كلمات فسيكون 5-4-7-6-1-0-3-2. [ 13 ]

إذا كان عنوان العمود المطلوب في بداية كتلة، فإن كلا نمطي النقل المتتابع (المتسلسل والمتداخل) يُرجعان البيانات بنفس التسلسل 0-1-2-3-4-5-6-7. ولا يهم هذا الاختلاف إلا عند جلب سطر ذاكرة التخزين المؤقت من الذاكرة بترتيب الكلمات الحرجة أولاً.

سجل الوضع

تحتوي ذاكرة الوصول العشوائي الديناميكية المتزامنة أحادية معدل البيانات (SDRAM) على سجل وضع قابل للبرمجة واحد بسعة 10 بت. وتضيف معايير ذاكرة الوصول العشوائي الديناميكية المتزامنة ثنائية معدل البيانات اللاحقة سجلات وضع إضافية، يتم الوصول إليها باستخدام دبابيس عناوين البنك. في ذاكرة الوصول العشوائي الديناميكية المتزامنة ثنائية معدل البيانات (SDR SDRAM)، يتم تجاهل دبابيس عناوين البنك وخطوط العناوين A10 وما فوقها، ولكن يجب أن تكون قيمتها صفرًا أثناء كتابة سجل الوضع.

البتات هي M9 إلى M0، ويتم عرضها على خطوط العناوين A9 إلى A0 أثناء دورة سجل وضع التحميل.

  • M9: وضع الكتابة المتتابعة. إذا كانت القيمة 0، فسيتم استخدام طول ووضع الكتابة المتتابعة للقراءة. إذا كانت القيمة 1، فستكون جميع عمليات الكتابة غير متتابعة (موقع واحد).
  • M8، M7: وضع التشغيل. محجوز، ويجب أن تكون قيمته 00.
  • M6، M5، M4: زمن استجابة CAS. عادةً ما تكون القيمتان 010 (CL2) و011 (CL3) فقط هما القيمتان المسموح بهما. يحدد هذا الزمن عدد الدورات بين أمر القراءة وإخراج البيانات من الشريحة. للشريحة حدٌّ أساسي لهذه القيمة بالنانو ثانية؛ أثناء التهيئة، يجب على وحدة تحكم الذاكرة استخدام معرفتها بتردد الساعة لتحويل هذا الحد إلى دورات.
  • M3: نوع الدفعة. 0 - يطلب ترتيب الدفعات المتسلسلة، بينما 1 يطلب ترتيب الدفعات المتداخلة.
  • M2، M1، M0: طول الدفعة. تحدد القيم 000، 001، 010، و011 حجم دفعة يبلغ 1، 2، 4، أو 8 كلمات على التوالي. ستنفذ كل عملية قراءة (وكتابة، إذا كانت M9 تساوي 0) هذا العدد من عمليات الوصول، ما لم تتم مقاطعتها بأمر إيقاف الدفعة أو أي أمر آخر. تشير القيمة 111 إلى دفعة صف كامل. ستستمر الدفعة حتى تتم مقاطعتها. لا يُسمح بدفعات الصف الكامل إلا مع نوع الدفعة التسلسلية.

تستخدم معايير ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) اللاحقة (ذات معدل نقل البيانات المزدوج) عددًا أكبر من بتات سجلات الوضع، وتوفر سجلات وضع إضافية تُسمى "سجلات الوضع الموسعة". يتم ترميز رقم السجل على دبابيس عنوان البنك أثناء أمر تحميل سجل الوضع. على سبيل المثال، تحتوي ذاكرة الوصول العشوائي الديناميكية المتزامنة DDR2 على سجل وضع مكون من 13 بت، وسجل وضع موسع رقم 1 (EMR1) مكون من 13 بت، وسجل وضع موسع رقم 2 (EMR2) مكون من 5 بت.

التحديث التلقائي

يمكن تحديث شريحة ذاكرة الوصول العشوائي (RAM) عن طريق فتح وإغلاق (تنشيط وشحن مسبق) كل صف في كل بنك. ولكن، لتبسيط وحدة التحكم بالذاكرة، تدعم شرائح ذاكرة الوصول العشوائي الديناميكية (SDRAM) أمر "التحديث التلقائي"، الذي يُنفذ هذه العمليات على صف واحد في كل بنك في آنٍ واحد. كما تحتفظ ذاكرة SDRAM بعداد داخلي، يتكرر على جميع الصفوف الممكنة. يجب على وحدة التحكم بالذاكرة ببساطة إصدار عدد كافٍ من أوامر التحديث التلقائي (أمر واحد لكل صف، 8192 في المثال الذي استخدمناه) كل فترة تحديث (t REF = 64 مللي ثانية قيمة شائعة). يجب أن تكون جميع البنوك في وضع الخمول (مغلقة، مشحونة مسبقًا) عند إصدار هذا الأمر.

أوضاع الطاقة المنخفضة

كما ذُكر، يُمكن استخدام مدخل تمكين الساعة (CKE) لإيقاف الساعة في ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM). يتم أخذ عينة من مدخل CKE عند كل حافة صاعدة للساعة، وإذا كانت قيمته منخفضة، يتم تجاهل الحافة الصاعدة التالية للساعة لجميع الأغراض باستثناء فحص CKE. طالما أن قيمة CKE منخفضة، يُسمح بتغيير معدل الساعة، أو حتى إيقافها تمامًا.

إذا تم خفض مستوى CKE أثناء قيام ذاكرة SDRAM بتنفيذ العمليات، فإنها ببساطة "تتجمد" في مكانها حتى يتم رفع مستوى CKE مرة أخرى.

إذا كانت ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) في وضع الخمول (جميع البنوك مشحونة مسبقًا، ولا توجد أوامر قيد التنفيذ) عند خفض إشارة CKE، فإنها تدخل تلقائيًا في وضع توفير الطاقة، مستهلكةً الحد الأدنى من الطاقة حتى يتم رفع إشارة CKE مرة أخرى. يجب ألا تتجاوز مدة هذا الوضع الحد الأقصى لفترة التحديث t REF ، وإلا فقد تُفقد محتويات الذاكرة. من المسموح إيقاف الساعة تمامًا خلال هذه الفترة لتوفير المزيد من الطاقة.

أخيرًا، إذا انخفض مستوى إشارة CKE بالتزامن مع إرسال أمر التحديث التلقائي إلى ذاكرة SDRAM، فإن ذاكرة SDRAM تدخل وضع التحديث الذاتي. يشبه هذا الوضع إيقاف التشغيل، ولكن ذاكرة SDRAM تستخدم مؤقتًا مدمجًا لتوليد دورات تحديث داخلية حسب الحاجة. قد يتوقف نبض الساعة خلال هذه الفترة. على الرغم من أن وضع التحديث الذاتي يستهلك طاقة أكثر بقليل من وضع إيقاف التشغيل، إلا أنه يسمح بتعطيل وحدة تحكم الذاكرة تمامًا، وهو ما يعوض الفرق في استهلاك الطاقة بشكل كبير.

توفر ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) المصممة للأجهزة التي تعمل بالبطاريات بعض خيارات توفير الطاقة الإضافية. أحدها هو التحديث المعتمد على درجة الحرارة؛ حيث يقوم مستشعر درجة الحرارة المدمج في الشريحة بتقليل معدل التحديث عند درجات الحرارة المنخفضة، بدلاً من تشغيله دائمًا بأقصى معدل ممكن. خيار آخر هو التحديث الانتقائي، الذي يحد من التحديث الذاتي لجزء من مصفوفة ذاكرة الوصول العشوائي الديناميكية (DRAM). يتم تكوين الجزء الذي يتم تحديثه باستخدام سجل وضع موسع. الخيار الثالث، المُطبق في ذاكرة الوصول العشوائي الديناميكية المحمولة (LPDDR) وLPDDR2، هو وضع "إيقاف التشغيل العميق"، الذي يُبطل صلاحية الذاكرة ويتطلب إعادة تهيئة كاملة للخروج منه. يتم تفعيل هذا الوضع عن طريق إرسال أمر "إنهاء الاندفاع" مع خفض مستوى طاقة CKE.

بنية الجلب المسبق لذاكرة الوصول العشوائي الديناميكية المتزامنة (DDR SDRAM)

تستخدم ذاكرة الوصول العشوائي الديناميكية المتزامنة (DDR SDRAM) بنية الجلب المسبق للسماح بالوصول السريع والسهل إلى كلمات بيانات متعددة موجودة على صف فعلي مشترك في الذاكرة.

تستفيد بنية الجلب المسبق من الخصائص المميزة لعمليات الوصول إلى ذاكرة الوصول العشوائي الديناميكية (DRAM). تتضمن عمليات ذاكرة DRAM النموذجية ثلاث مراحل: شحن خط البت ، والوصول إلى الصف، والوصول إلى العمود. يُعد الوصول إلى الصف جوهر عملية القراءة، إذ يتضمن استشعارًا دقيقًا للإشارات الصغيرة في خلايا ذاكرة DRAM؛ وهي أبطأ مراحل عمليات الذاكرة. مع ذلك، بمجرد قراءة صف، يمكن أن تكون عمليات الوصول اللاحقة إلى العمود نفسه سريعة جدًا، لأن مضخمات الاستشعار تعمل أيضًا كمثبتات. على سبيل المثال، يبلغ عرض صف في جهاز DDR3 بسعة 1 جيجابت [ 8 ] 2048 بت ، لذا تتم قراءة 2048 بت داخليًا في 2048 مضخم استشعار منفصل خلال مرحلة الوصول إلى الصف. قد تستغرق عمليات الوصول إلى الصف 50 نانوثانية ، اعتمادًا على سرعة ذاكرة DRAM، بينما تستغرق عمليات الوصول إلى العمود من صف مفتوح أقل من 10 نانوثانية.

لطالما دعمت بنى ذاكرة الوصول العشوائي الديناميكية التقليدية الوصول السريع إلى البتات في الأعمدة الموجودة في الصفوف المفتوحة. بالنسبة لشريحة ذاكرة بعرض 8 بتات وصف بعرض 2048 بتًا، يمكن أن يكون الوصول إلى أي من كلمات البيانات الـ 256 (2048/8) في الصف سريعًا جدًا، بشرط عدم وجود عمليات وصول متداخلة إلى صفوف أخرى.

كان عيب طريقة الوصول السريع القديمة للأعمدة هو ضرورة إرسال عنوان عمود جديد لكل كلمة بيانات إضافية في الصف. وكان على ناقل العناوين أن يعمل بنفس تردد ناقل البيانات. أما بنية الجلب المسبق فتبسط هذه العملية بالسماح لطلب عنوان واحد بالحصول على كلمات بيانات متعددة.

في بنية المخزن المؤقت ذي الجلب المسبق، عند الوصول إلى صف في الذاكرة، يقوم المخزن المؤقت بجلب مجموعة من كلمات البيانات المتجاورة في ذلك الصف وقراءتها (بشكل متتابع) على منافذ الإدخال/الإخراج، دون الحاجة إلى طلبات عناوين الأعمدة الفردية. يفترض هذا أن وحدة المعالجة المركزية تحتاج إلى كلمات بيانات متجاورة في الذاكرة، وهو ما يحدث غالبًا في الواقع. على سبيل المثال، في ذاكرة DDR1، تُقرأ كلمتا بيانات متجاورتان من كل شريحة في دورة الساعة نفسها وتُوضعان في المخزن المؤقت ذي الجلب المسبق. ثم تُرسل كل كلمة على الحافتين الصاعدة والهابطة المتتاليتين لدورة الساعة. وبالمثل، في ذاكرة DDR2 المزودة بمخزن مؤقت ذي جلب مسبق بحجم 4n، تُقرأ أربع كلمات بيانات متتالية وتُوضع في المخزن المؤقت، بينما تقوم ساعة أسرع بمرتين من الساعة الداخلية لذاكرة DDR بإرسال كل كلمة على الحافتين الصاعدة والهابطة المتتاليتين للساعة الخارجية الأسرع [ 14 ].

يمكن اعتبار عمق مخزن الجلب المسبق نسبةً بين تردد ذاكرة النواة وتردد الإدخال/الإخراج. في بنية جلب مسبق 8n (مثل DDR3 )، تعمل وحدات الإدخال/الإخراج بسرعة تفوق سرعة نواة الذاكرة بثماني مرات (حيث ينتج عن كل عملية وصول إلى الذاكرة تدفق من ثماني كلمات بيانات على وحدات الإدخال/الإخراج). وبالتالي،  يتم دمج نواة ذاكرة بتردد 200 ميجاهرتز مع وحدات إدخال/إخراج تعمل كل منها بسرعة تفوق سرعة النواة بثماني مرات (1600 ميجابت في الثانية). إذا كانت الذاكرة تحتوي على 16 وحدة إدخال/إخراج، فسيكون إجمالي عرض نطاق القراءة 200  ميجاهرتز × 8 كلمات بيانات/عملية وصول × 16 وحدة إدخال/إخراج = 25.6 جيجابت في الثانية (جيجابت/ثانية) أو 3.2 جيجابايت في الثانية (جيجابت/ثانية). ويمكن للوحدات التي تحتوي على رقائق DRAM متعددة توفير عرض نطاق أعلى.

لكل جيل من أجيال ذاكرة الوصول العشوائي الديناميكية (SDRAM) حجم مخزن مؤقت مختلف لجلب البيانات المسبق:

أجيال

خريطة ميزات SDRAM
يكتبتغييرات الميزات
ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)
  • V cc = 3.3  فولت
  • الإشارة: LVTTL
DDR1
  • الوصول يتطلب  كلمتين أو أكثر
  • ساعتان
  • V cc = 2.5  فولت
  • 2.5  -  7.5  نانوثانية لكل دورة
  • الإشارة: SSTL_2 (2.5  فولت) [ 15 ]
DDR2الوصول ≥  4 كلمات، تمت إزالة "إنهاء الاندفاع"، 4 وحدات مستخدمة بالتوازي ، 1.25  -  5  نانوثانية لكل دورة، العمليات الداخلية  بنصف معدل الساعة. الإشارة: SSTL_18 (1.8  فولت) [ 15 ]
DDR3الوصول ≥  8 كلمات. الإشارة: SSTL_15 (1.5  فولت) [ 15 ]. زمن استجابة CAS أطول بكثير.
DDR4V cc ≤  1.2  فولت نقطة إلى نقطة (وحدة واحدة لكل قناة)

SDR

تتكون ذاكرة الصوت بسعة 64  ميجابايت [ 8 ] في بطاقة الصوت Sound Blaster X-Fi Fatality Pro من شريحتين من نوع Micron 48LC32M8A2 SDRAM. تعمل هذه الشرائح بتردد 133 ميجاهرتز ( بفترة ساعة 7.5 نانوثانية) ولها ناقلات بيانات بعرض 8 بت. [ 16 ]  

تُعرف ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) في الأصل باسم SDRAM ، وهي ذاكرة أحادية معدل نقل البيانات، وتستقبل أمرًا واحدًا وتنقل كلمة واحدة من البيانات في كل دورة ساعة. تُصنع الرقائق بأحجام ناقل بيانات متنوعة (أكثرها شيوعًا 4 أو 8 أو 16 بت)، ولكنها تُجمّع عمومًا في وحدات DIMM ذات 168 طرفًا ، والتي تقرأ أو تكتب 64 بت (بدون تصحيح الأخطاء) أو 72 بت ( مع تصحيح الأخطاء ) في المرة الواحدة.

يُعدّ استخدام ناقل البيانات عملية معقدة، ولذا يتطلب دائرة تحكم معقدة في ذاكرة الوصول العشوائي الديناميكية (DRAM). وذلك لأن البيانات المكتوبة إلى ذاكرة الوصول العشوائي الديناميكية يجب أن تُقدّم في نفس دورة أمر الكتابة، بينما تُنتج عمليات القراءة مخرجات بعد دورتين أو ثلاث دورات من أمر القراءة. ويجب على وحدة تحكم ذاكرة الوصول العشوائي الديناميكية ضمان عدم الحاجة إلى ناقل البيانات لعمليتي قراءة وكتابة في الوقت نفسه.

تتراوح معدلات تردد الساعة النموذجية لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDR SDRAM) بين 66 و100 و133  ميجاهرتز (فترات زمنية 15 و10 و7.5  نانوثانية على التوالي)، ويُرمز لها على التوالي بـ PC66 وPC100 وPC133. وكانت تتوفر معدلات تردد ساعة تصل إلى 200  ميجاهرتز. وتعمل هذه الذاكرة بجهد 3.3  فولت.

يُعدّ هذا النوع من ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) أبطأ من أنواع ذاكرة الوصول العشوائي الديناميكية ذات الاستجابة الديناميكية (DDR)، لأنه يتم نقل كلمة بيانات واحدة فقط في كل دورة ساعة (معدل بيانات واحد). لكن هذا النوع أسرع أيضًا من الأنواع السابقة له، ذاكرة الوصول العشوائي الديناميكية ذات الإخراج الممتد للبيانات (EDO-RAM) وذاكرة الوصول العشوائي الديناميكية ذات وضع الصفحة السريع (FPM-RAM)، والتي كانت تستغرق عادةً دورتين أو ثلاث دورات ساعة لنقل كلمة بيانات واحدة.

PC66

يشير PC66 إلى معيار ذاكرة الحاسوب الداخلية القابلة للإزالة، والذي حددته JEDEC . وهو عبارة عن ذاكرة وصول عشوائي ديناميكية متزامنة (DRAM) تعمل بتردد ساعة 66.66  ميجاهرتز، على ناقل بيانات 64 بت، بجهد 3.3  فولت. يتوفر PC66 بنوعين: DIMM ذو 168 طرفًا و SO-DIMM ذو 144 طرفًا . يبلغ عرض النطاق الترددي النظري 533  ميجابايت/ثانية (1  ميجابايت/ثانية = مليون بايت في الثانية).

استُخدم هذا المعيار في أجهزة الكمبيوتر الشخصية التي تعمل بمعالجات Intel Pentium و AMD K6 . كما استُخدم في جهاز Beige Power Mac G3 ، وأجهزة iBook و PowerBook G3 القديمة . واستُخدم أيضًا في العديد من أنظمة Intel Celeron القديمة ذات ناقل أمامي بسرعة 66  ميجاهرتز . وقد تم استبداله بمعياري PC100 و PC133.

PC100

وحدة الذاكرة DIMM: 168 دبوسًا وشقين

PC100 هو معيار لذاكرة الوصول العشوائي الداخلية القابلة للإزالة ، مُعرّف من قِبل JEDEC . يشير PC100 إلى ذاكرة الوصول العشوائي الديناميكية المتزامنة (Syssynchronous DRAM) التي تعمل بتردد ساعة 100  ميجاهرتز، على ناقل بيانات بعرض 64 بت، بجهد 3.3 فولت. يتوفر PC100 بنوعين : DIMM  ذو 168 طرفًا و SO-DIMM ذو 144 طرفًا . يتوافق PC100 مع الإصدارات السابقة من PC66، وقد تم استبداله بمعيار PC133.

لا يعني بالضرورة أن وحدة الذاكرة المصنوعة من  رقائق SDRAM بتردد 100 ميجاهرتز قادرة على العمل بتردد 100  ميجاهرتز. يحدد معيار PC100 إمكانيات وحدة الذاكرة ككل. يُستخدم معيار PC100 في العديد من أجهزة الكمبيوتر القديمة؛ وكانت أجهزة الكمبيوتر الشخصية في أواخر التسعينيات هي الأكثر شيوعًا التي تستخدم ذاكرة PC100.

PC133

PC133 هو معيار ذاكرة حاسوبية مُعرّف من قِبل JEDEC . يشير PC133 إلى ذاكرة SDR SDRAM تعمل بتردد ساعة 133  ميجاهرتز، على ناقل بيانات بعرض 64 بت، بجهد 3.3  فولت. يتوفر PC133 في شكلين: DIMM ذو 168 طرفًا و SO-DIMM ذو 144 طرفًا . يُعد PC133 أسرع معيار SDR SDRAM وأحدثه على الإطلاق، وقد اعتمدته JEDEC، حيث يوفر نطاقًا تردديًا يبلغ 1.066  جيجابايت في الثانية (133.33  ميجاهرتز × 64 / 8 = 1.066  جيجابايت/ثانية). (1  جيجابايت/ثانية = مليار بايت في الثانية). يتوافق PC133 مع الإصدارات السابقة PC100 وPC66.

جمهورية ألمانيا الديمقراطية

على الرغم من أن زمن الوصول إلى ذاكرة الوصول العشوائي الديناميكية (DRAM) محدودٌ أساسًا بمصفوفة DRAM، إلا أن DRAM تتمتع بنطاق ترددي عالٍ جدًا لأن كل قراءة داخلية عبارة عن صف من آلاف البتات. ولزيادة هذا النطاق الترددي المتاح للمستخدمين، طُوِّرت واجهة معدل نقل بيانات مزدوج ( DDR). تستخدم هذه الواجهة نفس الأوامر، التي تُقبل مرة واحدة في كل دورة، ولكنها تقرأ أو تكتب كلمتين من البيانات في كل دورة ساعة. تُحقق واجهة DDR ذلك من خلال قراءة وكتابة البيانات على الحافتين الصاعدة والهابطة لإشارة الساعة. بالإضافة إلى ذلك، أُجريت بعض التغييرات الطفيفة على توقيت واجهة SDR لاحقًا، وخُفِّض جهد التغذية من 3.3 إلى 2.5  فولت. ونتيجةً لذلك، فإن ذاكرة DDR SDRAM غير متوافقة مع ذاكرة SDR SDRAM.

ذاكرة الوصول العشوائي الديناميكية المتزامنة (DDR SDRAM) (تسمى أحيانًا DDR1 لمزيد من الوضوح) تضاعف الحد الأدنى لوحدة القراءة أو الكتابة؛ كل عملية وصول تشير إلى كلمتين متتاليتين على الأقل.

تتراوح معدلات تردد الساعة النموذجية لذاكرة DDR SDRAM بين 133 و166 و200  ميجاهرتز (7.5 و6 و5 نانوثانية/دورة)، وتُعرف عمومًا باسم DDR-266 وDDR-333 وDDR-400 (3.75 و3 و2.5  نانوثانية/نبضة). وتُعرف وحدات DIMM المقابلة ذات 184 طرفًا باسم PC-2100 وPC-2700 وPC-3200. ويتوفر أداء يصل إلى DDR-550 (PC-4400).

DDR2

تُشبه ذاكرة DDR2 SDRAM ذاكرة DDR SDRAM إلى حد كبير، ولكنها تُضاعف الحد الأدنى لوحدة القراءة أو الكتابة إلى أربع كلمات متتالية. كما تم تبسيط بروتوكول ناقل البيانات لتحسين الأداء (وتحديدًا، تم حذف أمر "إنهاء الاندفاع"). يسمح هذا بمضاعفة سرعة ناقل البيانات في ذاكرة SDRAM دون زيادة سرعة الساعة لعمليات ذاكرة الوصول العشوائي الداخلية؛ حيث تُنفذ العمليات الداخلية بوحدات عرضها أربعة أضعاف عرض وحدة SDRAM. بالإضافة إلى ذلك، تمت إضافة دبوس عنوان بنك إضافي (BA2) للسماح بوجود ثمانية بنوك على رقائق ذاكرة الوصول العشوائي الكبيرة.

تتراوح معدلات تردد الساعة النموذجية لذاكرة DDR2 SDRAM بين 200 و266 و333 و400  ميجاهرتز (بفترات زمنية 5 و3.75 و3 و2.5  نانوثانية على التوالي)، ويُشار إليها عمومًا بـ DDR2-400 وDDR2-533 وDDR2-667 وDDR2-800 (بفترات زمنية 2.5 و1.875 و1.5 و1.25  نانوثانية على التوالي). وتُعرف وحدات DIMM المقابلة ذات 240 طرفًا بالأسماء من PC2-3200 إلى PC2-6400. وتتوفر ذاكرة DDR2 SDRAM الآن بتردد ساعة 533  ميجاهرتز، ويُشار إليها عمومًا بـ DDR2-1066، وتُعرف وحدات DIMM المقابلة لها بـ PC2-8500 (وتُسمى أيضًا PC2-8600 حسب الشركة المصنعة). كما تتوفر أداءات تصل إلى DDR2-1250 (PC2-10000).

لاحظ أنه نظرًا لأن العمليات الداخلية تتم بنصف معدل الساعة، فإن ذاكرة DDR2-400 (معدل الساعة الداخلي 100  ميجاهرتز) لديها زمن انتقال أعلى إلى حد ما من ذاكرة DDR-400 (معدل الساعة الداخلي 200  ميجاهرتز).

DDR3

يواصل DDR3 هذا التوجه، حيث يضاعف الحد الأدنى لوحدة القراءة أو الكتابة إلى ثماني كلمات متتالية. وهذا يسمح بمضاعفة عرض النطاق الترددي ومعدل ناقل البيانات الخارجي دون الحاجة إلى تغيير تردد الساعة للعمليات الداخلية، بل فقط عرض النطاق. وللحفاظ على معدل  نقل بيانات يتراوح بين 800 و1600 مليون عملية نقل في الثانية (على حافتي  تردد ساعة يتراوح بين 400 و800 ميجاهرتز)، يجب أن تُجري مصفوفة ذاكرة الوصول العشوائي الداخلية ما بين 100 و200  مليون عملية جلب في الثانية.

مرة أخرى، مع كل مضاعفة، يكون الجانب السلبي هو زيادة زمن الاستجابة . كما هو الحال مع جميع أجيال ذاكرة الوصول العشوائي الديناميكية المتزامنة (DDR SDRAM)، لا تزال الأوامر مقيدة بحافة ساعة واحدة، ويتم تحديد زمن استجابة الأوامر من حيث دورات الساعة، والتي تساوي نصف سرعة معدل النقل المذكور عادةً ( زمن استجابة CAS البالغ 8 مع DDR3-800 هو 8/(400  ميجاهرتز) = 20 نانوثانية، وهو نفس زمن استجابة CAS2 على ذاكرة الوصول العشوائي الديناميكية المتزامنة PC100 SDR SDRAM).

بدأ إنتاج رقائق ذاكرة DDR3 تجاريًا منذ عام 2006، [ 17 ] وأصبحت أنظمة الحاسوب التي تستخدمها متاحة منذ النصف الثاني من عام 2007، [ 18 ] مع استخدام واسع النطاق بدءًا من عام 2008. [ 19 ] كانت سرعات الساعة الأولية 400 و533  ميجاهرتز، والتي تُعرف باسم DDR3-800 وDDR3-1066 (وحدات PC3-6400 وPC3-8500)، ولكن 667 و800  ميجاهرتز، والتي تُعرف باسم DDR3-1333 وDDR3-1600 (وحدات PC3-10600 وPC3-12800) هي الشائعة الآن. [ 20 ] ويتوفر أداء يصل إلى DDR3-2800 (وحدات PC3 22400) . [ 21 ]

كان إنتاج ذاكرة الوصول العشوائي الديناميكية المتزامنة من نوع DDR3 لا يزال مستمراً في بداية عام 2025، ولكن وردت تقارير تفيد بأن الشركات المصنعة كانت تخطط لإيقاف الإنتاج بحلول نهاية العام. [ 22 ]

DDR4

ذاكرة DDR4 SDRAM هي الجيل التالي من ذاكرة DDR3 SDRAM . تم الكشف عنها في منتدى مطوري إنتل في سان فرانسيسكو عام 2008، وكان من المقرر طرحها في الأسواق خلال عام 2011. تفاوت التوقيت بشكل كبير خلال مراحل تطويرها؛ إذ كان من المتوقع في البداية طرحها عام 2012، [ 23 ] ثم لاحقًا (خلال عام 2010) كان من المتوقع طرحها عام 2015، [ 24 ] قبل الإعلان عن نماذج أولية في أوائل عام 2011، وبدء الشركات المصنعة بالإعلان عن توقع بدء الإنتاج التجاري وطرحها في الأسواق عام 2012. وصلت ذاكرة DDR4 إلى مرحلة الانتشار الواسع في السوق حوالي عام 2015، وهو ما يُقارن بالسنوات الخمس التي استغرقتها ذاكرة DDR3 للوصول إلى مرحلة الانتشار الواسع في السوق مقارنةً بذاكرة DDR2.

تعمل رقائق DDR4 بجهد 1.2 فولت أو أقل، [ 25 ] [ 26 ] مقارنةً بـ 1.5 فولت لرقائق DDR3، وتتجاوز سرعة نقل البيانات فيها ملياري عملية في الثانية. وكان من المتوقع طرحها بتردد 2133 ميجاهرتز، يُقدّر أن يرتفع إلى 4266 ميجاهرتز [ 27 ] مع خفض الجهد إلى 1.05 فولت [ 28 ] بحلول عام 2013.     

لم يضاعف DDR4 عرض الجلب المسبق الداخلي مرة أخرى، ولكنه يستخدم نفس الجلب المسبق 8n مثل DDR3. [ 29 ] وبالتالي، سيكون من الضروري تداخل عمليات القراءة من عدة بنوك للحفاظ على انشغال ناقل البيانات.

في فبراير 2009، اعتمدت سامسونج  رقائق ذاكرة الوصول العشوائي الديناميكية (DRAM) بتقنية 40 نانومتر، وهو ما يُعتبر "خطوة هامة" نحو تطوير ذاكرة DDR4 [ 30 ] ، حيث كانت رقائق DRAM الحالية آنذاك في بداية انتقالها إلى  تقنية 50 نانومتر. [ 31 ] وفي يناير 2011، أعلنت سامسونج عن اكتمال وحدة ذاكرة DDR4 DRAM بسعة 2048 ميجابايت بتقنية 30  نانومتر، وطرحها للاختبار . [ 8 ] تتميز هذه الوحدة بعرض نطاق ترددي أقصى يبلغ 2.13 جيجابت/ثانية عند جهد 1.2 فولت، وتستخدم تقنية التصريف المفتوح الزائف ، وتستهلك طاقة أقل بنسبة 40% من وحدة DDR3 المكافئة. [ 32 ] [ 33 ]   

DDR5

في مارس 2017، أعلنت JEDEC أن معيار DDR5 قيد التطوير، [ 34 ] لكنها لم تقدم أي تفاصيل باستثناء أهداف مضاعفة عرض النطاق الترددي لـ DDR4، وتقليل استهلاك الطاقة، ونشر المعيار في عام 2018. تم إصدار المعيار في 14 يوليو 2020. [ 35 ]

DDR6

إنها سلسلة المستقبل من ذاكرة الوصول العشوائي الديناميكية الديناميكية (DDR SDRAM)، ولها هدف عام 2027. وستكون سرعتها 8800-17600 ميجا نقلة/ثانية مع أربع قنوات ذاكرة، وعرض نطاق ترددي يصل إلى 134.4  جيجابايت/ثانية [ 36 ] .

الخلفاء الفاشلون

بالإضافة إلى تقنية DDR، كانت هناك العديد من تقنيات الذاكرة الأخرى المقترحة لتخلف تقنية SDR SDRAM.

رامبوس DRAM (RDRAM)

كانت ذاكرة الوصول العشوائي الديناميكية (RDRAM) تقنية احتكارية تنافس ذاكرة الوصول العشوائي الديناميكية (DDR). وقد تسبب سعرها المرتفع نسبيًا وأداؤها المخيب للآمال (نتيجة لزمن الاستجابة العالي وقناة البيانات الضيقة ذات 16 بت مقابل قناة DDR ذات 64 بت) في خسارتها السباق لخلافة ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDR SDRAM).

تميزت ذاكرة SLDRAM بأداءٍ أعلى ونافست ذاكرة RDRAM. طُوّرت هذه الذاكرة في أواخر التسعينيات من القرن الماضي بواسطة اتحاد SLDRAM، الذي ضمّ حوالي 20 شركة رائدة في مجال تصنيع ذاكرة الوصول العشوائي الديناميكية (DRAM) والحواسيب. (تأسس اتحاد SLDRAM لاحقًا باسم SLDRAM Inc.، ثم غيّر اسمه إلى Advanced Memory International, Inc.). كانت SLDRAM معيارًا مفتوحًا لا يتطلب رسوم ترخيص. نصّت مواصفاتها على استخدام ناقل بيانات 64 بت يعمل بتردد  ساعة 200 أو 300 أو 400 ميجاهرتز. يتحقق ذلك من خلال وجود جميع الإشارات على نفس الخط، مما يُجنّب زمن التزامن بين الخطوط المتعددة. ومثل ذاكرة DDR SDRAM ، تستخدم SLDRAM ناقل بيانات مزدوج الضخ، مما يمنحها سرعة فعّالة تبلغ 400 أو 600 أو 800 ميجا نقلة / ثانية ( 1 ميجا نقلة/ثانية = 1000 عملية نقل في الثانية) .    

استخدمت ذاكرة SLDRAM ناقل أوامر ذي 11 بت (10 بتات للأوامر CA9:0 بالإضافة إلى خط FLAG لبدء الأمر) لنقل حزم أوامر بطول 40 بت على أربع حواف متتالية لساعة أوامر تفاضلية (CCLK/CCLK#). على عكس ذاكرة SDRAM، لم تكن هناك إشارات اختيار خاصة بكل شريحة؛ حيث تم تخصيص مُعرّف لكل شريحة عند إعادة ضبطها، واحتوى الأمر على مُعرّف الشريحة التي يجب أن تعالجه. نُقلت البيانات على شكل دفعات من 4 أو 8 كلمات عبر ناقل بيانات ذي 18 بت (لكل شريحة)، باستخدام إحدى ساعتي بيانات تفاضليتين (DCLK0/DCLK0# وDCLK1/DCLK1#). على عكس ذاكرة SDRAM القياسية، تم توليد الساعة بواسطة مصدر البيانات (شريحة SLDRAM في حالة عملية القراءة) ونُقلت في نفس اتجاه البيانات، مما قلل بشكل كبير من انحراف البيانات. لتجنب الحاجة إلى توقف مؤقت عند تغيير مصدر DCLK، حدد كل أمر زوج DCLK الذي سيستخدمه. [ 39 ]

كان أمر القراءة/الكتابة الأساسي يتكون من (بدءًا من CA9 للكلمة الأولى):

حزمة طلب عملية قراءة أو كتابة أو صف من ذاكرة SLDRAM
علَمCA9CA8CA7CA6CA5CA4CA3CA2CA1CA0
1معرّف الجهاز 8:0شركة...
0...رمز الأمر 5:0عنوان البنك 2:0رو...
0...w العنوان 11:00
00 0 0عنوان العمود 6:0
  • 9 بتات من معرف الجهاز
  • 6 بتات من رمز الأمر
  • ثلاثة بتات من عنوان البنك
  • 10 أو 11 بت من عنوان الصف
  • 5 أو 4 بتات احتياطية لتوسيع الصف أو العمود
  • 7 بتات من عنوان العمود

كان لكل جهاز معرّف مكون من 8 بتات. استُخدم البت التاسع من المعرّف المُرسَل في الأوامر لعنونة عدة أجهزة. يمكن عنونة أي مجموعة متوافقة من مضاعفات العدد 2. إذا تم ضبط البت الأكثر أهمية (msbit) المُرسَل، يتم تجاهل جميع البتات الأقل أهمية حتى البت 0 الأقل أهمية من العنوان المُرسَل، وذلك لأغراض التحقق من توجيه الرسالة إليّ. (إذا اعتُبر البت 8 من المعرّف أقل أهمية من البت 0 من المعرّف، فإن مطابقة عنوان البث الأحادي تصبح حالة خاصة من هذا النمط).

أمر القراءة/الكتابة جعل البت الأكثر أهمية (msbit) فارغًا:

  • CMD5=0
  • CMD4=1 لفتح (تفعيل) الصف المحدد؛ CMD4=0 لاستخدام الصف المفتوح حاليًا
  • CMD3=1 لنقل دفقة من 8 كلمات؛ CMD3=0 لنقل دفقة من 4 كلمات
  • CMD2=1 للكتابة، CMD2=0 للقراءة
  • CMD1=1 لإغلاق الصف بعد هذا الوصول؛ CMD1=0 لتركه مفتوحًا
  • يحدد CMD0 زوج DCLK المراد استخدامه (DCLK1 أو DCLK0)

كان أحد أبرز أوجه القصور في المواصفات هو تمكين الكتابة لكل بايت؛ فقد تم تصميمه للأنظمة التي تحتوي على ذاكرة تخزين مؤقتة وذاكرة ECC ، والتي تكتب دائمًا بمضاعفات سطر التخزين المؤقت.

تتيح الأوامر الإضافية (مع ضبط CMD5) فتح وإغلاق الصفوف دون نقل البيانات، وإجراء عمليات التحديث، وقراءة وكتابة سجلات التكوين، وتنفيذ عمليات صيانة أخرى. تدعم معظم هذه الأوامر معرّفًا فرعيًا إضافيًا مكونًا من 4 بتات (يُرسل على شكل 5 بتات، باستخدام نفس ترميز الوجهات المتعددة المستخدم في المعرّف الأساسي)، والذي يمكن استخدامه لتمييز الأجهزة التي تم تعيين نفس المعرّف الأساسي لها نظرًا لتوصيلها بالتوازي وقراءة/كتابة البيانات منها في الوقت نفسه دائمًا.

كان هناك عدد من سجلات التحكم ذات 8 بت وسجلات الحالة ذات 32 بت للتحكم في معلمات التوقيت المختلفة للجهاز.

ذاكرة القناة الافتراضية (VCM) SDRAM

كانت ذاكرة VCM نوعًا خاصًا من ذاكرة SDRAM صممته شركة NEC ، ولكنها أُصدرت كمعيار مفتوح بدون رسوم ترخيص. وهي متوافقة من حيث التوصيلات مع ذاكرة SDRAM القياسية، إلا أن الأوامر مختلفة. شكلت هذه التقنية منافسًا محتملاً لذاكرة RDRAM نظرًا لانخفاض سعرها بشكل ملحوظ. وحدة ذاكرة القناة الافتراضية (VCM) متوافقة ميكانيكيًا وكهربائيًا مع ذاكرة SDRAM القياسية، لذا فإن دعم كليهما يعتمد فقط على إمكانيات وحدة تحكم الذاكرة . في أواخر التسعينيات، تضمنت العديد من شرائح الجسر الشمالي لأجهزة الكمبيوتر الشخصية (مثل VIA KX133 وKT133 الشهيرتين ) دعمًا لذاكرة VCSDRAM.

تُدرج تقنية VCM ذاكرة تخزين مؤقتة من نوع SRAM تتكون من 16 مخزنًا مؤقتًا للقنوات، كل منها بحجم ربع صف، بين صفوف مُضخِّمات الإشارة في بنوك DRAM ودبابيس إدخال/إخراج البيانات. تقوم أوامر "الجلب المسبق" و"الاستعادة"، الخاصة بتقنية VCSDRAM، بنسخ البيانات بين صف مُضخِّم الإشارة في DRAM ومخازن القنوات المؤقتة، بينما تُحدد أوامر القراءة والكتابة المُكافئة لأوامر SDRAM رقم القناة المراد الوصول إليها. وبالتالي، يُمكن إجراء عمليات القراءة والكتابة بشكل مستقل عن الحالة النشطة لمصفوفة DRAM، حيث يكون ما يُعادل أربعة صفوف كاملة من DRAM "مفتوحة" للوصول إليها في وقت واحد. يُعد هذا تحسينًا مقارنةً بالصفين المفتوحين المُمكنين في ذاكرة SDRAM القياسية ثنائية البنوك. (يوجد في الواقع قناة "وهمية" سابعة عشرة تُستخدم لبعض العمليات).

للقراءة من ذاكرة VCSDRAM، بعد تنفيذ الأمر النشط، يلزم تنفيذ أمر "جلب مسبق" لنسخ البيانات من مصفوفة مكبر الإشارة إلى ذاكرة SDRAM الخاصة بالقناة. يحدد هذا الأمر بنكًا، وبتين لعنوان العمود (لتحديد جزء الصف)، وأربعة بتات لرقم القناة. بمجرد تنفيذ ذلك، يمكن شحن مصفوفة DRAM مسبقًا بينما تستمر أوامر القراءة إلى مخزن القناة المؤقت. للكتابة، تُكتب البيانات أولًا إلى مخزن القناة المؤقت (الذي يُهيأ عادةً مسبقًا باستخدام أمر جلب مسبق)، ثم يقوم أمر استعادة، بنفس معلمات أمر الجلب المسبق، بنسخ جزء من البيانات من القناة إلى مصفوفة مكبر الإشارة.

على عكس عملية الكتابة العادية في ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)، والتي يجب إجراؤها على صف نشط (مفتوح)، يجب شحن بنك ذاكرة الوصول العشوائي الديناميكية المتزامنة (VCSDRAM) مسبقًا (إغلاقه) عند إصدار أمر الاستعادة. يُحدد أمر نشط يُصدر مباشرةً بعد أمر الاستعادة صف ذاكرة الوصول العشوائي الديناميكية (DRAM) لإكمال عملية الكتابة إلى مصفوفة ذاكرة الوصول العشوائي الديناميكية. بالإضافة إلى ذلك، توجد قناة وهمية سابعة عشرة تسمح بالكتابة إلى الصف المفتوح حاليًا. لا يمكن القراءة منها، ولكن يمكن جلب البيانات إليها مسبقًا، والكتابة إليها، واستعادتها إلى مصفوفة مكبرات الإشارة. [ 40 ] [ 41 ]

على الرغم من أنه عادةً ما يتم استعادة المقطع إلى نفس عنوان الذاكرة الذي تم جلبه منه مسبقًا، إلا أنه يمكن أيضًا استخدام مخازن القنوات لنسخ أو مسح كتل الذاكرة الكبيرة والمتراصة بكفاءة عالية. (يُعزى استخدام مقاطع ربع الصف إلى حقيقة أن خلايا DRAM أضيق من خلايا SRAM). صُممت بتات SRAM بعرض أربعة بتات DRAM، وهي متصلة بشكل ملائم بأحد بتات DRAM الأربعة التي تقع على جانبيها. تقوم أوامر إضافية بجلب زوج من المقاطع مسبقًا إلى زوج من القنوات، ويجمع أمر اختياري بين الجلب المسبق والقراءة والشحن المسبق لتقليل الحمل الزائد للقراءات العشوائية.

الأوامر المذكورة أعلاه هي أوامر موحدة وفقًا لمعايير JEDEC. لم تكن الرقاقات السابقة تدعم القناة الوهمية أو جلب البيانات المسبق للأزواج، وتستخدم ترميزًا مختلفًا للشحن المسبق.

ناقل عناوين ذو 13 بت، كما هو موضح هنا، مناسب لجهاز يصل حجمه إلى 128  ميجابت [ 8 ] . يتكون من بنكين، يحتوي كل منهما على 8192 صفًا و8192 عمودًا. بالتالي، تتكون عناوين الصفوف من 13 بت، وعناوين المقاطع من بتين، بينما يتطلب اختيار بايت واحد من بين 2048 بت (256 بايت) في المقطع ثمانية بتات لعناوين الأعمدة.

ذاكرة الوصول العشوائي للرسومات المتزامنة (SGRAM)

ذاكرة الوصول العشوائي الرسومية المتزامنة (SGRAM) هي نوع متخصص من ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) لوحدات معالجة الرسومات. صُممت هذه الذاكرة خصيصًا لمهام الرسومات، مثل ذاكرة النسيج ومخازن الإطارات ، الموجودة في بطاقات الفيديو . وتضيف وظائف مثل إخفاء البتات (الكتابة إلى مستوى بت محدد دون التأثير على المستويات الأخرى) وكتابة الكتل (ملء كتلة من الذاكرة بلون واحد). على عكس ذاكرة الوصول العشوائي للفيديو (VRAM ) وذاكرة الوصول العشوائي للكتابة ( WRAM )، فإن SGRAM أحادية المنفذ. ومع ذلك، يمكنها فتح صفحتين من الذاكرة في وقت واحد، مما يحاكي طبيعة المنفذ المزدوج لتقنيات ذاكرة الوصول العشوائي للفيديو الأخرى.

أقدم ذاكرة SGRAM معروفة هي رقائق بسعة 8  ميغابت [ 8 ] يعود تاريخها إلى عام 1994: رقاقة هيتاشي HM5283206، التي طُرحت في نوفمبر 1994، [ 42 ] ورقاقة NEC μPD481850، التي طُرحت في ديسمبر 1994. [ 43 ] أما أول جهاز تجاري معروف يستخدم ذاكرة SGRAM فهو جهاز ألعاب الفيديو بلاي ستيشن (PS) من سوني ، بدءًا من طراز SCPH-5000 الياباني الذي صدر في ديسمبر 1995، والذي يستخدم رقاقة NEC μPD481850. [ 44 ] [ 45 ]

بالمقارنة مع ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) التي يمكن الوصول إليها على مستوى البايت، فإن ذاكرة الوصول العشوائي الديناميكية المتزامنة (SGRAM) يمكن الوصول إليها على مستوى الكتلة. [ 46 ]

ذاكرة الوصول العشوائي الديناميكية ذات معدل نقل البيانات المزدوج للرسومات (GDDR SDRAM)

ذاكرة الوصول العشوائي الديناميكية ذات معدل نقل البيانات المزدوج للرسومات ( GDDR SDRAM ) هي نوع متخصص من ذاكرة الوصول العشوائي الديناميكية ذات معدل نقل البيانات المزدوج (DDR SDRAM) مصمم للاستخدام كذاكرة رئيسية لوحدات معالجة الرسومات (GPUs). تختلف GDDR SDRAM عن أنواع ذاكرة الوصول العشوائي الديناميكية ذات معدل نقل البيانات المزدوج الشائعة مثل DDR3، على الرغم من اشتراكها في بعض التقنيات الأساسية. تتمثل خصائصها الرئيسية في ترددات الساعة الأعلى لكل من نواة ذاكرة الوصول العشوائي الديناميكية وواجهة الإدخال/الإخراج، مما يوفر نطاقًا تردديًا أكبر للذاكرة لوحدات معالجة الرسومات. اعتبارًا من عام 2025، توجد تسعة أجيال متتالية من GDDR: GDDR2 ، GDDR3 ، GDDR4 ، GDDR5 ، GDDR5X ، GDDR6 ، GDDR6X ، GDDR6W ، و GDDR7 .

كانت ذاكرة GDDR تُعرف في البداية باسم DDR SGRAM. وقد تم طرحها تجارياً كشريحة ذاكرة بسعة 16 ميغابت [ 8 ] بواسطة شركة سامسونج للإلكترونيات في عام 1998. [ 10 ] 

ذاكرة النطاق الترددي العالي (HBM)

ذاكرة النطاق الترددي العالي (HBM) هي واجهة ذاكرة وصول عشوائي (RAM) عالية الأداء لتقنية SDRAM ثلاثية الأبعاد المكدسة من سامسونج ، وإيه إم دي، وإس كيه هاينكس . صُممت هذه الذاكرة للاستخدام مع مُسرّعات الرسومات عالية الأداء وأجهزة الشبكة. [ 47 ] أنتجت إس كيه هاينكس أول شريحة ذاكرة HBM في عام 2013. [ 48 ]

الجدول الزمني

ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)

ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)
تاريخ التقديم​اسم الشريحةالسعة ( بت ) [ 8 ]نوع SDRAMالشركة المصنعة (الشركات المصنعة)عملية​ترانزستور ذو تأثير المجال المعدني (MOS- FET)المساحة ( مم² )مرجع
1992KM48SL200016 ميجابتSDRسامسونج؟CMOS؟[ 6 ] [ 5 ]
1996MSM5718C5018 ميجابتذاكرة الوصول العشوائي الديناميكية (RDRAM)حسناً؟CMOS325[ 49 ]
ذاكرة الوصول العشوائي N64 RDRAM36 ميجابتذاكرة الوصول العشوائي الديناميكية (RDRAM)NEC؟CMOS؟[ 50 ]
؟1024 ميجابتSDRميتسوبيشي150  نانومترCMOS؟[ 51 ]
1997؟1024 ميجابتSDRهيونداي؟SOI؟[ 12 ]
1998MD576480264 ميجابتذاكرة الوصول العشوائي الديناميكية (RDRAM)حسناً؟CMOS325[ 49 ]
مارس  1998ذاكرة الوصول العشوائي المباشرة RDRAM72 ميجابتذاكرة الوصول العشوائي الديناميكية (RDRAM)رامبوس؟CMOS؟[ 52 ]
يونيو  1998؟64 ميجابتجمهورية ألمانيا الديمقراطيةسامسونج؟CMOS؟[ 10 ] [ 9 ] [ 11 ]
1998؟64 ميجابتجمهورية ألمانيا الديمقراطيةهيونداي؟CMOS؟[ 12 ]
128 ميجابتSDRسامسونج؟CMOS؟[ 53 ] [ 9 ]
1999؟128 ميجابتجمهورية ألمانيا الديمقراطيةسامسونج؟CMOS؟[ 9 ]
1024 ميجابتجمهورية ألمانيا الديمقراطيةسامسونج140 نانومترCMOS؟[ 51 ]
2000ذاكرة الوصول العشوائي الإلكترونية GS eDRAM32 ميجابتذاكرة الوصول العشوائي الإلكترونية (eDRAM)سوني ، توشيبا180 نانومترCMOS279[ 54 ]
2001؟288 ميجابتذاكرة الوصول العشوائي الديناميكية (RDRAM)هاينكس؟CMOS؟[ 55 ]
؟DDR2سامسونج100 نانومترCMOS؟[ 11 ] [ 51 ]
2002؟256 ميجابتSDRهاينكس؟CMOS؟[ 55 ]
2003ذاكرة الوصول العشوائي الإلكترونية EE+GS32 ميجابتذاكرة الوصول العشوائي الإلكترونية (eDRAM)سوني، توشيبا90 نانومترCMOS 86[ 54 ]
؟72 ميجابتDDR3سامسونج90  نانومترCMOS؟[ 56 ]
512 ميجابتDDR2هاينكس؟CMOS؟[ 55 ]
إلبيدا110 نانومترCMOS؟[ 57 ]
1024 ميجابتDDR2هاينكس؟CMOS؟[ 55 ]
2004؟2048 ميجابتDDR2سامسونج80  نانومترCMOS؟[ 58 ]
2005ذاكرة الوصول العشوائي الإلكترونية EE+GS32 ميجابتذاكرة الوصول العشوائي الإلكترونية (eDRAM)سوني، توشيبا65 نانومترCMOS 86[ 59 ]
ذاكرة زينوس إي دي آر إيه80 ميجابتذاكرة الوصول العشوائي الإلكترونية (eDRAM)NEC90  نانومترCMOS؟[ 60 ]
؟512 ميجابتDDR3سامسونج80  نانومترCMOS؟[ 11 ] [ 61 ]
2006؟1024 ميجابتDDR2هاينكس60  نانومترCMOS؟[ 55 ]
2008؟؟LPDDR2هاينكس؟
أبريل  2008؟8192 ميجابتDDR3سامسونج50  نانومترCMOS؟[ 62 ]
2008؟16384 ميجابتDDR3سامسونج50  نانومترCMOS؟
2009؟؟DDR3هاينكس44 نانومترCMOS؟[ 55 ]
2048 ميجابتDDR3هاينكس40 نانومتر
2011؟16384 ميجابتDDR3هاينكس40  نانومترCMOS؟[ 48 ]
2048 ميجابتDDR4هاينكس30  نانومترCMOS؟[ 48 ]
2013؟؟LPDDR4سامسونج20 نانومترCMOS؟[ 48 ]
2014؟8192 ميجابتLPDDR4سامسونج20  نانومترCMOS؟[ 63 ]
2015؟12 جيجابتLPDDR4سامسونج20  نانومترCMOS؟[ 53 ]
2018؟8192 ميجابتLPDDR5سامسونج10 نانومترFinFET؟[ 64 ]
128 جيجابتDDR4سامسونج10  نانومترFinFET؟[ 65 ]

SGRAM

ذاكرة الوصول العشوائي للرسومات المتزامنة (SGRAM)
تاريخ التقديماسم الشريحةالسعة ( بت ) [ 8 ]نوع SDRAMالشركة المصنعةعمليةMOSFETمنطقةمرجع
نوفمبر 1994HM52832068 ميجابتSGRAM ( SDR )هيتاشي350 نانومترCMOS58  مم 2[ 42 ] [ 66 ]
ديسمبر 1994μPD4818508 ميجابتSGRAM (SDR)NEC؟CMOS280  مم 2[ 43 ] [ 45 ]
1997μPD481165016 ميجابتSGRAM (SDR)NEC350  نانومترCMOS280  مم 2[ 67 ] [ 68 ]
سبتمبر 1998؟16 ميجابتSGRAM ( GDDR )سامسونج؟CMOS؟[ 10 ]
1999KM4132G11232 ميجابتSGRAM (SDR)سامسونج؟CMOS280  مم 2[ 69 ]
2002؟128 ميجابتSGRAM ( GDDR2 )سامسونج؟CMOS؟[ 70 ]
2003؟256 ميجابتSGRAM (GDDR2)سامسونج؟CMOS؟[ 70 ]
SGRAM ( GDDR3 )
مارس 2005K4D553238F256 ميجابتSGRAM (GDDR)سامسونج؟CMOS77  مم 2[ 71 ]
أكتوبر 2005؟256 ميجابتSGRAM ( GDDR4 )سامسونج؟CMOS؟[ 72 ]
2005؟512 ميجابتSGRAM (GDDR4)هاينكس؟CMOS؟[ 55 ]
2007؟1024 ميجابتSGRAM ( GDDR5 )هاينكس60  نانومتر
2009؟2048 ميجابتSGRAM (GDDR5)هاينكس40  نانومتر
2010K4W1G1646G1024 ميجابتSGRAM (GDDR3)سامسونج؟CMOS100  مم 2[ 73 ]
2012؟4096 ميجابتSGRAM (GDDR3)إس كيه هاينكس؟CMOS؟[ 48 ]
مارس 2016MT58K256M32JA8 جيجابتSGRAM ( GDDR5X )ميكرون20  نانومترCMOS140  مم 2[ 74 ]
يناير 2018K4ZAF325BM16 جيجابتSGRAM ( GDDR6 )سامسونج10 نانومترFinFET225  مم 2[ 75 ] [ 76 ] [ 77 ]

HBM

ذاكرة النطاق الترددي العالي (HBM)
تاريخ التقديماسم الشريحةالسعة ( بت ) [ 8 ]نوع SDRAMالشركة المصنعةعمليةMOSFETمنطقةمرجع
2013؟؟HBMإس كيه هاينكس؟CMOS؟[ 48 ]
يونيو 2016؟32 جيجابتHBM2سامسونج20 نانومترCMOS؟[ 78 ] [ 79 ]
2017؟64 جيجابتHBM2سامسونج20  نانومترCMOS؟[ 78 ]

انظر أيضاً

مراجع

  1. ↑ دارش، ب. (2020). المعالج الدقيق: مقدمة - وظائف الحساب والتخزين - نماذج الحساب والحاسوب . جون وايلي وأولاده. ص  59. ISBN 9781786305633.
  2. ↑ ب. جاكوب؛ س. و. نغ؛ د. ت. وانغ (2008). أنظمة الذاكرة: ذاكرة التخزين المؤقت، وذاكرة الوصول العشوائي الديناميكية، والقرص . مورغان كوفمان. ص 324. ISBN  9780080553849.
  3. ↑ جاكوب، ب.؛ نغ، س. و.؛ وانغ، د. ت. (2008). أنظمة الذاكرة: ذاكرة التخزين المؤقت، وذاكرة الوصول العشوائي الديناميكية، والقرص . مورغان كوفمان. ص 333. ISBN  9780080553849.
  4. ^ كالتر، إتش إل؛ ستابر، CH؛ بارث، جي. ديلورينزو، J .؛ دريك، م. فيفيلد، JA؛ كيلي، جورجيا؛ لويس، SC؛ فان دير هوفن، البنك الدولي؛ يانكوسكي، جا (1990). “ذاكرة الوصول العشوائي الديناميكية (DRAM) سعة 50 نانو ثانية وسعة 16 ميجابايت مع معدل بيانات يبلغ 10 نانو ثانية ونظام تصحيح الأخطاء (ECC) على الرقاقة”. مجلة IEEE لدوائر الحالة الصلبة . 25 (5): 1118. بيب كود : 1990IJSSC..25.1118K . دوى : 10.1109/4.62132 .
  5. 1 2 3 "التصميم الإلكتروني" . التصميم الإلكتروني . 41 ( 15-21 ). شركة هايدن للنشر. 1993. أول ذاكرة وصول عشوائي ديناميكية متزامنة تجارية، سامسونج 16 ميغابت KM48SL2000، تستخدم بنية بنك واحد تسمح لمصممي الأنظمة بالانتقال بسهولة من الأنظمة غير المتزامنة إلى الأنظمة المتزامنة.
  6. 1 2 "ورقة بيانات KM48SL2000-7" . سامسونج . أغسطس 1992. مؤرشفة من الأصل في 20 يونيو 2019. تم الاطلاع عليها في 19 يونيو 2019 .
  7. ↑ "مراجعة ذاكرة سامسونج 30 نانومتر الخضراء PC3-12800 منخفضة الارتفاع 1.35 فولت DDR3" . TechPowerUp . 8 مارس 2012. مؤرشفة من الأصل في 8 يوليو 2019. تم الاطلاع عليها في 25 يونيو 2019 .
  8. 1 2 3 4 5 6 7 8 9 10 11 هنا، تشير K أو M أو G أو T إلى البادئات الثنائية القائمة على قوى 1024.
  9. ١ ٢ ٣ ٤ "شركة سامسونج للإلكترونيات تُطوّر أول ذاكرة SDRAM بسعة ١٢٨ ميغابت مع خيار تصنيع DDR/SDR" . سامسونج للإلكترونيات . سامسونج . ١٠ فبراير ١٩٩٩. مؤرشف من الأصل في ٢٤ يونيو ٢٠١٩. تم الاطلاع عليه في ٢٣ يونيو ٢٠١٩ .
  10. ١ ٢ ٣ ٤ "شركة سامسونج للإلكترونيات تُطلق ذاكرة DDR SGRAM فائقة السرعة بسعة ١٦ ميجابايت" . سامسونج للإلكترونيات . سامسونج . ١٧ سبتمبر ١٩٩٨. مؤرشف من الأصل في ٢٤ يونيو ٢٠١٩. تم الاطلاع عليه في ٢٣ يونيو ٢٠١٩ .
  11. 1 2 3 4 "سامسونج تستعرض أول نموذج أولي لذاكرة DDR3 في العالم" . Phys.org . 17 فبراير 2005. مؤرشف من الأصل في 1 أكتوبر 2023. تم الاطلاع عليه في 23 يونيو 2019 .
  12. 1 2 3 "التاريخ: التسعينيات" . az5miao . تم ​​الاطلاع عليه في 4 أبريل 2022 .
  13. ↑ " ورقة بيانات ذاكرة الوصول العشوائي الديناميكية المتزامنة DDR سعة 256 ميجابايت من نانيا" (ملف PDF) . إنتل . أبريل 2003. مؤرشفة (ملف PDF) من الأصل بتاريخ 24 سبتمبر 2015. تم الاطلاع عليها بتاريخ 2 أغسطس 2015 . 
  14. ↑ ميكرون، وظائف ذاكرة الوصول العشوائي الديناميكية المتزامنة العامة، مذكرة فنية، TN-46-05
  15. 1 2 3 غراهام، آلان (12 يناير 2007). "توقعات استخدام ذاكرة الوصول العشوائي الديناميكية (DRAM) في الإلكترونيات الاستهلاكية" . EDN . أسبن كور ميديا. مؤرشف من الأصل بتاريخ 13 أبريل 2021. تم الاطلاع عليه بتاريخ 13 أبريل 2021 .
  16. ↑ "كتالوج أجزاء ذاكرة الوصول العشوائي الديناميكية المتزامنة" . مؤرشف من الأصل بتاريخ 23-11-2007 . تم الاطلاع عليه بتاريخ 28-09-2007 .070928 micron.com
  17. ↑ "ما هي ذاكرة DDR؟" . 26 سبتمبر 2006. مؤرشف من الأصل في 21 مارس 2012.
  18. ↑ توماس سودرستروم (5 يونيو 2007). "أحلام الأنابيب: مقارنة بين ست لوحات أم P35-DDR3" . تومز هاردوير .
  19. ↑ "شركة AMD ستعتمد تقنية DDR3 في غضون ثلاث سنوات" . 28 نوفمبر 2005.
  20. ↑ ويسلي فينك (20 يوليو 2007). "المواهب الخارقة والفريق: ذاكرة DDR3-1600 متوفرة الآن!" . أناندتك.{{cite web}}: CS1 maint: deprecated archiveal service ( link )
  21. ↑ جينيفر جونسون (24 أبريل 2012). "جي سكيل تعلن عن مجموعة ذاكرة DDR3 لمعالجات Ivy Bridge" . هوت هاردوير . مؤرشف من الأصل في 3 ديسمبر 2013. تم الاطلاع عليه في 16 سبتمبر 2012 .
  22. ↑ «تشير التقارير إلى أن مصنعي ذاكرة الوصول العشوائي الديناميكية (DRAM) يخططون للتوقف عن إنتاج DDR3 وDDR4 بحلول أواخر عام 2025» . ديجيتيمز . 18 فبراير 2025. مؤرشف من الأصل في 28 ديسمبر 2025. تم الاطلاع عليه بتاريخ 10 يناير 2026 .
  23. ↑ "DDR4 PDF الصفحة 23" (ملف PDF) . مؤرشف (ملف PDF) من الأصل بتاريخ 2010-04-01 . تم الاطلاع عليه بتاريخ 2008-09-12 .
  24. ↑ «من غير المتوقع إطلاق ذاكرة DDR4 قبل عام 2015» . semiaccurate.com . 16 أغسطس 2010. مؤرشف من الأصل في 20 مايو 2011. تم الاطلاع عليه في 27 يناير 2011 .
  25. ↑ "الاتحاد الدولي للصليب: "لن تلحق ذاكرة DDR3 بذاكرة DDR2 خلال عام 2009"" . Alphr . مؤرشف من الأصل بتاريخ 2009-04-02 . تم الاسترجاع بتاريخ 2008-09-12 .
  26. ^ "heise online – IT-News، Nachrichten und Hintergründe" . هيز على الانترنت . مؤرشفة من الأصلي بتاريخ 2008-12-04 . تم الاسترجاع 2008-09-12 .
  27. ↑ "ذاكرة DDR4 من الجيل التالي تصل إلى 4.266 جيجاهرتز - تقرير" . Xbitlabs.com. 16 أغسطس 2010. مؤرشف من الأصل في 19 ديسمبر 2010. تم الاطلاع عليه بتاريخ 3 يناير 2011 .
  28. ↑ "IDF: ذاكرة DDR4 مُستهدفة لعام 2012" (بالألمانية). hardware-infos.com. مؤرشف من الأصل بتاريخ 13 يوليو 2009. تم الاطلاع عليه بتاريخ 16 يونيو 2009 .
  29. ↑ «JEDEC تعلن عن السمات الرئيسية لمعيار DDR4 القادم» (بيان صحفي). JEDEC . 22 أغسطس 2011. مؤرشف من الأصل في 21 سبتمبر 2011. تم الاطلاع عليه في 6 يناير 2011 .
  30. ↑ غرونر، فولفغانغ (4 فبراير 2009). "سامسونج تلمح إلى تقنية DDR4 مع أول ذاكرة DRAM مُعتمدة بتقنية 40 نانومتر" . tgdaily.com. مؤرشف من الأصل في 24 مايو 2009. تم الاطلاع عليه بتاريخ 16 يونيو 2009 . 
  31. ↑ جانسن، نغ (20 يناير 2009). "ذاكرة DDR3 ستكون أرخص وأسرع في عام 2009" . dailytech.com. مؤرشف من الأصل في 22 يونيو 2009. تم الاطلاع عليه بتاريخ 17 يونيو 2009 .
  32. ↑ "سامسونج تُطوّر أول ذاكرة وصول عشوائي ديناميكية من نوع DDR4 في الصناعة، باستخدام تقنية 30 نانومتر" . سامسونج. 4 يناير 2011. مؤرشف من الأصل في 16 يوليو 2011. تم الاطلاع عليه في 13 مارس 2011 .
  33. ↑ "سامسونج تُطوّر ذاكرة DDR4، أكثر كفاءة بنسبة تصل إلى 40%" . TechSpot . 4 يناير 2011. مؤرشف من الأصل في 9 ديسمبر 2011. تم الاطلاع عليه في 5 يناير 2011 .
  34. ↑ «معايير JEDEC DDR5 وNVDIMM-P قيد التطوير» (بيان صحفي). JEDEC . 30 مارس 2017. مؤرشف من الأصل في 16 يونيو 2018. تم الاطلاع عليه في 1 أبريل 2017 .
  35. ↑ سميث، رايان (14 يوليو 2020). "إصدار مواصفات ذاكرة DDR5: تمهيد الطريق لـ DDR5-6400 وما بعدها" . AnandTech . مؤرشف من الأصل في 14 يوليو 2020. تم الاطلاع عليه في 15 يوليو 2020 .
  36. ↑ «ذاكرة DDR6 تصل في عام 2027 بسرعات تتراوح بين 8800 و17600 ميجا نقلة/ثانية» . TechPowerUp . مؤرشف من الأصل بتاريخ 7 مايو 2026. تم الاطلاع عليه بتاريخ 1 يونيو 2026 .
  37. ↑ دين كينت (24-10-1998)، دليل ذاكرة الوصول العشوائي: SLDRAM ، موقع Tom's Hardware، مؤرشف من الأصل بتاريخ 18-10-2012 ، تم الاطلاع عليه بتاريخ 1-1-2011
  38. ↑ شركة هيونداي للإلكترونيات (20 ديسمبر 1997)، HYSL8M18D600A ذاكرة SLDRAM سعة 600 ميجابت/ثانية/طرف، 8 ميجا × 18 (ملف PDF) (ورقة البيانات)، مؤرشفة من الأصل (ملف PDF) بتاريخ 26 أبريل 2012 ، تم الاطلاع عليها بتاريخ 27 ديسمبر 2011
  39. ↑ شركة SLDRAM (998-07-09)، SLD4M18DR400 400 ميجابت/ثانية/طرف 4 ميجا × 18 SLDRAM (ملف PDF) (ورقة البيانات)، الصفحات 32-33 ، مؤرشفة من الأصل (ملف PDF) بتاريخ 2012-04-26 ، تم استرجاعها بتاريخ 2011-12-27 
  40. ↑ مجموعة سيمنز لأشباه الموصلات، ذاكرة الوصول العشوائي الديناميكية ذات القناة الافتراضية HYB39V64x0yT سعة 64 ميجابت (ملف PDF) ، مؤرشفة (ملف PDF) من الأصل بتاريخ 12-11-2018
  41. ↑ NEC (1999)، ورقة بيانات أولية لذاكرة الوصول العشوائي الديناميكية المتزامنة ذات القناة الافتراضية 128 ميجابت (ملف PDF) ، مؤرشفة (ملف PDF) من الأصل بتاريخ 2013-12-03 ، تم استرجاعها بتاريخ 2012-07-17
  42. 1 2 ورقة بيانات HM5283206 . هيتاشي . 11 نوفمبر 1994. مؤرشفة من الأصل في 5 فبراير 2021. تم الاطلاع عليها في 10 يوليو 2019 .
  43. 1 2 μPD481850 ورقة البيانات . NEC . 6 ديسمبر 1994. تم الاطلاع عليها في 10 يوليو 2019 .
  44. ↑ "PU-18" . PSXDEV . مؤرشف من الأصل في 3 مايو 2023. تم الاطلاع عليه في 10 يوليو 2019 .
  45. 1 2 ذاكرة خاصة بالتطبيقات من إن إي سي . إن إي سي . خريف 1995. ص 359. تم الاطلاع عليه في 21 يونيو 2019 . 
  46. ↑ "GDDR6 ذو الأداء الأعلى وعرض النطاق الترددي الأعلى" (ملف PDF) . مؤرشف من النسخة الأصلية (ملف PDF) بتاريخ 2025-06-03.
  47. ↑ اتجاهات مؤتمر ISSCC 2014 مؤرشفة بتاريخ 2015-02-06 في موقع Wayback Machine، الصفحة 118 "ذاكرة الوصول العشوائي الديناميكية عالية النطاق الترددي"
  48. 1 2 3 4 5 6 "التاريخ: العقد الثاني من القرن الحادي والعشرين" . az5miao . مؤرشف من الأصل في 5 أبريل 2022. تم الاطلاع عليه في 4 أبريل 2022 .
  49. 1 2 "MSM5718C50/MD5764802" (ملف PDF) . شركة أوكي لأشباه الموصلات . فبراير 1999. مؤرشف (ملف PDF) من الأصل بتاريخ 21 يونيو 2019. تم الاطلاع عليه بتاريخ 21 يونيو 2019 .
  50. ↑ "المواصفات التقنية لجهاز Ultra 64". الجيل التالي . العدد 14. إيماجين ميديا . فبراير 1996. ص 40.  
  51. 1 2 3 "الذاكرة" . STOL (تقنية أشباه الموصلات عبر الإنترنت) . مؤرشف من الأصل في 2 نوفمبر 2023. تم الاطلاع عليه في 25 يونيو 2019 .
  52. ↑ "ذاكرة الوصول العشوائي المباشرة RDRAM" (ملف PDF) . رامبوس . 12 مارس 1998. مؤرشف (ملف PDF) من الأصل بتاريخ 21 يونيو 2019. تم الاطلاع عليه بتاريخ 21 يونيو 2019 .
  53. ١ ٢ "التاريخ" . سامسونج للإلكترونيات . سامسونج . مؤرشف من الأصل في ١٩ يونيو ٢٠١٩. تم الاسترجاع في ١٩ يونيو ٢٠١٩ .
  54. 1 2 "محرك المشاعر ومُركِّب الرسومات المستخدمان في قلب جهاز بلاي ستيشن يُصبحان شريحة واحدة" (ملف PDF) . سوني . 21 أبريل 2003. مؤرشف (ملف PDF) من الأصل بتاريخ 27 فبراير 2017. تم الاطلاع عليه بتاريخ 26 يونيو 2019 .
  55. 1 2 3 4 5 6 7 "التاريخ: العقد الأول من القرن الحادي والعشرين" . az5miao . مؤرشف من الأصل في 4 أبريل 2022. تم الاسترجاع في 4 أبريل 2022 .
  56. ↑ "سامسونج تُطوّر أسرع ذاكرة DDR3 SRAM في الصناعة لتطبيقات معالجة البيانات الإلكترونية والشبكات عالية الأداء" . سامسونج لأشباه الموصلات . سامسونج . 29 يناير 2003. مؤرشف من الأصل في 10 يوليو 2019. تم الاطلاع عليه في 25 يونيو 2019 .
  57. ↑ «شركة Elpida تشحن وحدات ذاكرة DDR2 سعة 2 جيجابايت» . صحيفة The Inquirer . 4 نوفمبر 2003. مؤرشف من الأصل في 10 يوليو 2019. تم الاطلاع عليه في 25 يونيو 2019 .
  58. ↑ "سامسونج تستعرض أول ذاكرة وصول عشوائي ديناميكية متزامنة من نوع DDR2 بسعة 2 جيجابت في الصناعة" . شركة سامسونج لأشباه الموصلات . سامسونج . 20 سبتمبر 2004. مؤرشف من الأصل في 10 يوليو 2019. تم الاطلاع عليه في 25 يونيو 2019 .
  59. ↑ "" 65nm 対応の半導体設備を導入.3年間で2,000億円の投資" . pc.watch.impress.co.jp . مؤرشف من الأصل بتاريخ 13-08-2016.
  60. ↑ مهندسو ATI عن طريق ديف باومان من Beyond 3D
  61. ↑ "تراثنا العريق من عام 2000 إلى عام 2009" . شركة سامسونج لأشباه الموصلات . سامسونج . تم الاطلاع عليه بتاريخ 25 يونيو 2019 .
  62. ↑ "رقائق سامسونج DDR3 بسعة 2 جيجابايت بتقنية 50 نانومتر هي الأصغر في الصناعة" . سلاش جير . 29 سبتمبر 2008. مؤرشف من الأصل في 10 يوليو 2019. تم الاطلاع عليه في 25 يونيو 2019 .
  63. ↑ "إرثنا العريق من عام 2010 حتى الآن" . شركة سامسونج لأشباه الموصلات . سامسونج . مؤرشف من الأصل بتاريخ 26 يونيو 2019. تم الاطلاع عليه بتاريخ 25 يونيو 2019 .
  64. ↑ "سامسونج للإلكترونيات تعلن عن أول ذاكرة وصول عشوائي ديناميكية من نوع LPDDR5 بسعة 8 جيجابت في الصناعة لتطبيقات الجيل الخامس والذكاء الاصطناعي للهواتف المحمولة" . سامسونج . 17 يوليو 2018. مؤرشف من الأصل في 8 يوليو 2019. تم الاطلاع عليه في 8 يوليو 2019 .
  65. ↑ "سامسونج تُطلق ذاكرة وصول عشوائي DDR4 بسعة 256 جيجابايت" . موقع Tom's Hardware . 6 سبتمبر 2018. مؤرشف من الأصل في 18 يوليو 2019. تم الاطلاع عليه في 4 أبريل 2022 .
  66. ↑ "Hitachi HM5283206FP10 8Mbit SGRAM" (ملف PDF) . مؤسسة سميثسونيان . مؤرشف (ملف PDF) من الأصل بتاريخ 16 يوليو 2003. تم الاطلاع عليه بتاريخ 10 يوليو 2019 .
  67. ↑ ورقة بيانات UPD4811650 . شركة NEC . ديسمبر 1997. مؤرشفة من الأصل في 5 فبراير 2021. تم الاطلاع عليها في 10 يوليو 2019 .
  68. ↑ تاكيوتشي، كي (1998). "ذاكرة رسومات متزامنة 16 ميجابت: μPD4811650" . مجلة NEC Device Technology International (48). مؤرشف من الأصل في 5 فبراير 2021. تم الاطلاع عليه في 10 يوليو 2019 .
  69. ↑ "سامسونج تعلن عن أول ذاكرة SGRAM في العالم بتردد 222 ميجاهرتز وسعة 32 ميجابت لتطبيقات الرسومات ثلاثية الأبعاد والشبكات" . سامسونج لأشباه الموصلات . سامسونج . 12 يوليو 1999. مؤرشف من الأصل في 10 يوليو 2019. تم الاطلاع عليه في 10 يوليو 2019 .
  70. ١ ٢ "سامسونج للإلكترونيات تعلن عن ذاكرة GDDR2 بسعة ٢٥٦ ميجابايت متوافقة مع معايير JEDEC للرسومات ثلاثية الأبعاد" . سامسونج للإلكترونيات . سامسونج . ٢٨ أغسطس ٢٠٠٣. مؤرشف من الأصل في ٢٦ يونيو ٢٠١٩. تم الاطلاع عليه في ٢٦ يونيو ٢٠١٩ .
  71. ↑ "ورقة بيانات K4D553238F" . سامسونج للإلكترونيات . مارس 2005. مؤرشفة من الأصل في 5 فبراير 2021. تم الاطلاع عليها في 10 يوليو 2019 .
  72. ↑ «شركة سامسونج للإلكترونيات تُطوّر أول ذاكرة وصول عشوائي رسومية فائقة السرعة من نوع GDDR4 في الصناعة» . سامسونج لأشباه الموصلات . سامسونج . 26 أكتوبر 2005. مؤرشف من الأصل في 8 يوليو 2019. تم الاطلاع عليه في 8 يوليو 2019 .
  73. ↑ "ورقة بيانات K4W1G1646G-BC08" (ملف PDF) . سامسونج للإلكترونيات . نوفمبر 2010. مؤرشفة (ملف PDF) من الأصل بتاريخ 24 يناير 2022. تم الاطلاع عليها بتاريخ 10 يوليو 2019 .
  74. ↑ شيلوف، أنطون (29 مارس 2016). "شركة مايكرون تبدأ بأخذ عينات من ذاكرة GDDR5X، وتكشف عن مواصفات الرقائق" . أناند تك . مؤرشف من الأصل في 30 مارس 2016. تم الاطلاع عليه في 16 يوليو 2019 .
  75. ↑ "شركة سامسونج للإلكترونيات تبدأ إنتاج أول ذاكرة GDDR6 بسعة 16 جيجابت في الصناعة لأنظمة الرسومات المتقدمة" . سامسونج . 18 يناير 2018. مؤرشف من الأصل في 20 يونيو 2019. تم الاطلاع عليه في 15 يوليو 2019 .
  76. ↑ كيليان، زاك (18 يناير 2018). "سامسونج تُشغّل مصانعها للإنتاج الضخم لذاكرة GDDR6" . تقرير تقني. مؤرشف من الأصل في 19 يناير 2018. تم الاطلاع عليه في 18 يناير 2018 .
  77. ↑ "سامسونج تبدأ إنتاج أسرع ذاكرة GDDR6 في العالم" . Wccftech . ١٨ يناير ٢٠١٨. مؤرشف من الأصل في ٣ يوليو ٢٠١٩. تم الاطلاع عليه في ١٦ يوليو ٢٠١٩ .
  78. 1 2 شيلوف، أنطون (19 يوليو 2017). "سامسونج تزيد من حجم إنتاج رقائق HBM2 سعة 8 جيجابايت نظرًا لتزايد الطلب" . أناند تك . مؤرشف من الأصل في 20 يوليو 2017. تم الاطلاع عليه في 29 يونيو 2019 .
  79. ↑ "HBM" . شركة سامسونج لأشباه الموصلات . سامسونج . مؤرشف من الأصل بتاريخ 16 يوليو 2019. تم الاطلاع عليه بتاريخ 16 يوليو 2019 .