ذاكرة الوصول العشوائي الديناميكية

الموسوعة الحرة

صورة لشريحة الدائرة المتكاملة DRAM MT4C1024 من شركة Micron Technology (1994). تبلغ سعتها 1 ميغابت ، أي ما يعادل 2 ^20 بت أو 128 كيلوبايت . [ 1 ] 
لوحة أم لجهاز الكمبيوتر NeXTcube ، 1990، مع  ذاكرة DRAM رئيسية بسعة 64 ميجابايت (أعلى اليسار) وذاكرة VRAM  بسعة 256 كيلوبايت [ 2 ] (الحافة السفلية، يمين المنتصف)

ذاكرة الوصول العشوائي الديناميكية ( DRAM ) هي نوع من ذاكرة أشباه الموصلات ذات الوصول العشوائي ، حيث تخزن كل بت من البيانات في خلية ذاكرة . تتكون خلية ذاكرة DRAM عادةً من مكثف مجهري وترانزستور ، وكلاهما يعتمد عادةً على تقنية أشباه الموصلات المعدنية المؤكسدة (MOS).

بينما تستخدم معظم تصميمات خلايا ذاكرة الوصول العشوائي الديناميكية (DRAM) مكثفًا وترانزستورًا، فإن بعضها يستخدم ترانزستورين فقط. في التصميمات التي تستخدم مكثفًا، يمكن شحنه أو تفريغه؛ وتُمثل هاتان الحالتان قيمتي البت، واللتان تُعرفان اصطلاحًا بـ 0 و1. تتسرب الشحنة الكهربائية على المكثفات تدريجيًا؛ وبدون تدخل، ستُفقد البيانات المخزنة على المكثف سريعًا. ولمنع ذلك، تتطلب ذاكرة الوصول العشوائي الديناميكية دائرة تحديث ذاكرة خارجية تُعيد كتابة البيانات في المكثفات دوريًا، مُعيدًا إياها إلى شحنتها الأصلية. تُعد عملية التحديث هذه السمة المميزة لذاكرة الوصول العشوائي الديناميكية، على عكس ذاكرة الوصول العشوائي الثابتة (SRAM) التي لا تتطلب تحديث البيانات. وعلى عكس ذاكرة الفلاش ، تُعد ذاكرة الوصول العشوائي الديناميكية ذاكرة متطايرة (على عكس الذاكرة غير المتطايرة )، لأنها تفقد بياناتها بسرعة عند انقطاع التيار الكهربائي. ومع ذلك، تُظهر ذاكرة الوصول العشوائي الديناميكية قدرة محدودة على الاحتفاظ بالبيانات .

تأتي ذاكرة الوصول العشوائي الديناميكية (DRAM) عادةً على شكل شريحة دارة متكاملة ، قد تتكون من عشرات إلى مليارات من خلايا ذاكرة DRAM. تُستخدم شرائح DRAM على نطاق واسع في الإلكترونيات الرقمية حيث تكون هناك حاجة إلى ذاكرة حاسوب منخفضة التكلفة وعالية السعة . يُعدّ استخدام ذاكرة الوصول العشوائي (RAM) في الحواسيب الحديثة وبطاقات الرسومات (حيث تُسمى ذاكرة الرسومات ) أحد أكبر تطبيقات DRAM . كما تُستخدم أيضًا في العديد من الأجهزة المحمولة ووحدات تحكم ألعاب الفيديو . في المقابل، تُستخدم ذاكرة الوصول العشوائي الثابتة (SRAM)، الأسرع والأغلى من DRAM، عادةً في الحالات التي تكون فيها السرعة أهم من التكلفة والحجم، مثل ذاكرة التخزين المؤقت في المعالجات .

تتطلب عملية تحديث ذاكرة الوصول العشوائي الديناميكية (DRAM) دوائر وتوقيتات أكثر تعقيدًا من ذاكرة الوصول العشوائي الثابتة (SRAM). ويُعوض هذا التعقيد بالبساطة الهيكلية لخلايا ذاكرة DRAM: إذ لا يتطلب الأمر سوى ترانزستور واحد ومكثف واحد لكل بت، مقارنةً بأربعة أو ستة ترانزستورات في ذاكرة SRAM. وهذا ما يسمح لذاكرة DRAM بالوصول إلى كثافات عالية جدًا مع خفض تكلفة البت في الوقت نفسه. يستهلك تحديث البيانات طاقة، مما يستدعي استخدام تقنيات متنوعة لإدارة استهلاك الطاقة الإجمالي. لهذا السبب، تحتاج ذاكرة DRAM عادةً إلى العمل مع وحدة تحكم في الذاكرة ؛ إذ تحتاج وحدة التحكم إلى معرفة معلمات ذاكرة DRAM، وخاصةً توقيتات الذاكرة ، لتهيئة وحدات DRAM، والتي قد تختلف باختلاف الشركات المصنعة وأرقام القطع.

في عام 2017، شهد سعر ذاكرة الوصول العشوائي الديناميكية (DRAM) ارتفاعًا بنسبة 47% لكل بت، وهي أكبر قفزة خلال 30 عامًا منذ قفزة عام 1988 التي بلغت 45%. [ 3 ] وفي عام 2018، تمثلت إحدى السمات الرئيسية لسوق ذاكرة الوصول العشوائي الديناميكية في وجود ثلاثة موردين رئيسيين فقط - شركة مايكرون تكنولوجي ، وشركة إس كيه هاينكس، وشركة سامسونج للإلكترونيات - الذين كانوا يتحكمون بشكل كبير في طاقتهم الإنتاجية. [ 4 ] وفي أوائل عام 2026، شهدت أسعار ذاكرة الوصول العشوائي الديناميكية (DDR4، وDDR، وذاكرة الفلاش /NAND) زيادات متراكمة، تجاوز بعضها 200%، منذ أوائل عام 2025، وذلك بسبب الطلب غير المسبوق من قطاع الذكاء الاصطناعي . وتستحوذ ذاكرة HBM على حصة كبيرة من طاقة إنتاج ذاكرة الوصول العشوائي الديناميكية التقليدية. وأشارت شركة مايكرون إلى نسبة تحويل 3 إلى 1 بين سعة رقائق HBM وDDR5، مما يعني أن كل زيادة في إنتاج HBM تؤدي مباشرة إلى تقليص إمدادات الذاكرة للأغراض العامة. [ 5 ]

تقوم بعض الشركات المصنعة بتصنيع وبيع وحدات الذاكرة DIMM، لكنها لا تبيع رقائق DRAM الموجودة بداخلها، مثل شركة Kingston Technology . كما تبيع بعض الشركات المصنعة رقائق DRAM المكدسة (المستخدمة، على سبيل المثال، في أسرع الحواسيب العملاقة على مستوى إكساسكيل ) بشكل منفصل، مثل شركة Viking Technology . بينما تبيع شركات أخرى هذه الرقائق مدمجة في منتجات أخرى، مثل Fujitsu في وحدات المعالجة المركزية، وAMD في وحدات معالجة الرسومات، و Nvidia ، مع استخدام HBM2 في بعض رقائق وحدات معالجة الرسومات الخاصة بها.

تاريخ

مقدمات

رسم تخطيطي يوضح المقطع العرضي لخلية ذاكرة الوصول العشوائي الديناميكية NMOS الأصلية المكونة من ترانزستور واحد ومكثف واحد . وقد تم تسجيل براءة اختراعها في عام 1968.

احتوت آلة تحليل الشفرات التي تحمل الاسم الرمزي "أكواريوس" ، والتي استُخدمت في بليتشلي بارك خلال الحرب العالمية الثانية، على ذاكرة ديناميكية مدمجة. كانت تُقرأ الأشرطة الورقية، وتُخزَّن الأحرف الموجودة عليها في "مخزن ديناميكي". استخدم هذا المخزن مجموعة كبيرة من المكثفات، بعضها مشحون والبعض الآخر غير مشحون؛ حيث يُمثل المكثف المشحون علامة الضرب (1)، بينما يُمثل المكثف غير المشحون نقطة (0). ولأن الشحنة كانت تتسرب تدريجيًا، كان يُطبَّق نبض دوري لإعادة شحن المكثفات التي لا تزال مشحونة (ومن هنا جاء مصطلح "ديناميكي"). [ 6 ]

في نوفمبر 1965، قدمت شركة توشيبا ذاكرة وصول عشوائي ديناميكية ثنائية القطب لآلتها الحاسبة الإلكترونية توسكال BC-1411. [ 7 ] [ 8 ] [ 9 ] وفي عام 1966، تقدم توموهيسا يوشيمارو وهيروشي كوميكاوا من شركة توشيبا بطلب للحصول على براءة اختراع يابانية لدائرة ذاكرة تتكون من عدة ترانزستورات ومكثف، وفي عام 1967 تقدما بطلب للحصول على براءة اختراع في الولايات المتحدة. [ 10 ]

استخدمت أقدم أشكال ذاكرة الوصول العشوائي الديناميكية (DRAM) المذكورة أعلاه ترانزستورات ثنائية القطب . ورغم أنها قدمت أداءً أفضل من ذاكرة النواة المغناطيسية ، إلا أن ذاكرة الوصول العشوائي الديناميكية ثنائية القطب لم تستطع منافسة السعر المنخفض لذاكرة النواة المغناطيسية التي كانت سائدة آنذاك. [ 11 ] كما استُخدمت المكثفات في أنظمة ذاكرة سابقة، مثل أسطوانة حاسوب أتاناسوف-بيري ، وأنبوب ويليامز ، وأنبوب سيليكترون .

ذاكرة الوصول العشوائي الديناميكية أحادية الترانزستور (MOS DRAM)

في عام 1966، ابتكر الدكتور روبرت دينارد بنية ذاكرة الوصول العشوائي الديناميكية (DRAM) الحديثة، التي تحتوي على ترانزستور MOS واحد لكل مكثف، [ 12 ] وذلك في مركز أبحاث توماس ج. واتسون التابع لشركة IBM ، أثناء عمله على ذاكرة MOS ومحاولته ابتكار بديل لذاكرة الوصول العشوائي الثابتة (SRAM) التي تتطلب ستة ترانزستورات MOS لكل بت من البيانات. أثناء دراسته لخصائص تقنية MOS، وجد أنها قادرة على بناء المكثفات، وأن تخزين الشحنة أو عدم وجودها على مكثف MOS يمكن أن يمثل 1 و0 للبت، بينما يتحكم ترانزستور MOS في كتابة الشحنة إلى المكثف. أدى هذا إلى تطويره لخلية ذاكرة DRAM أحادية الترانزستور بتقنية MOS. [ 13 ] قدّم دينارد طلب براءة اختراع في عام 1967، وحصل على براءة الاختراع الأمريكية رقم 3,387,286 في عام 1968. [ 14 ] تميزت ذاكرة MOS بأداء أعلى، وتكلفة أقل، واستهلاك طاقة أقل، مقارنةً بذاكرة النواة المغناطيسية. [ 15 ] يصف براءة الاختراع الاختراع على النحو التالي: "تتكون كل خلية، في أحد التطبيقات، باستخدام ترانزستور واحد ذي تأثير حقلي ومكثف واحد." [ 16 ]

بدأت شركة Advanced Memory Systems, Inc. في سانيڤيل، كاليفورنيا ، بتسويق رقائق ذاكرة الوصول العشوائي الديناميكية (DRAM) بتقنية MOS عام 1969. وبيعت هذه الرقاقة، التي تبلغ سعتها 1024 بت ، لشركات هانيويل ورايثيون ووانغ لابوراتوريز وغيرها. وفي العام نفسه، طلبت هانيويل من إنتل تصنيع ذاكرة DRAM باستخدام خلية ثلاثية الترانزستورات كانت قد طورتها. وأصبحت هذه الرقاقة تُعرف باسم Intel 1102 في أوائل عام 1970. [ 17 ] إلا أن الرقاقة 1102 واجهت العديد من المشاكل، مما دفع إنتل إلى البدء في العمل على تصميمها المُحسّن، سرًا لتجنب أي تعارض مع هانيويل. وأصبحت هذه الرقاقة أول ذاكرة DRAM متاحة تجاريًا، وهي Intel 1103 ، في أكتوبر 1970، على الرغم من المشاكل الأولية المتعلقة بانخفاض الإنتاجية حتى المراجعة الخامسة للأقنعة . وقد صمم جويل كارب الرقاقة 1103، ورسم بات إيرهارت مخططها، بينما قامت باربرا مانس وجودي غارسيا بتقطيع الأقنعة. [ 18 ] تفوقت ذاكرة MOS على ذاكرة النواة المغناطيسية لتصبح تقنية الذاكرة السائدة في أوائل السبعينيات. [ 15 ]

كانت ذاكرة الوصول العشوائي الديناميكية (DRAM) الأولى من نوعها المزودة بخطوط عناوين متعددة الصفوف والأعمدة هي Mostek MK4096 بسعة 4  كيلوبت، والتي صممها روبرت بروبستينغ وطُرحت في الأسواق عام 1973. تعتمد هذه التقنية على استخدام نفس دبابيس العناوين لاستقبال النصف الأدنى والنصف الأعلى من عنوان خلية الذاكرة المُشار إليها، مع التبديل بين النصفين في دورات ناقل البيانات المتناوبة. شكّل هذا تطورًا جذريًا، حيث خفّض عدد خطوط العناوين المطلوبة إلى النصف، مما مكّن من وضعها في عبوات ذات عدد أقل من الدبابيس، وهي ميزة اقتصادية ازدادت مع كل زيادة في حجم الذاكرة. أثبتت MK4096 أنها تصميم قوي للغاية لتطبيقات العملاء. ومع  كثافة 16 كيلوبت، ازدادت الميزة الاقتصادية؛ حيث حققت  ذاكرة Mostek MK4116 بسعة 16 كيلوبت، [ 19 ] [ 20 ] والتي طُرحت في الأسواق عام 1976، حصة سوقية عالمية في مجال ذاكرة الوصول العشوائي الديناميكية تتجاوز 75%. ومع ذلك، مع زيادة الكثافة إلى 64  كيلوبت في أوائل الثمانينيات، تفوقت شركات تصنيع ذاكرة الوصول العشوائي الديناميكية اليابانية على شركة موستيك وغيرها من الشركات المصنعة الأمريكية، والتي هيمنت على أسواق الولايات المتحدة والعالم خلال الثمانينيات والتسعينيات.

في أوائل عام 1985، قرر غوردون مور سحب شركة إنتل من إنتاج ذاكرة الوصول العشوائي الديناميكية (DRAM). [ 21 ] وبحلول عام 1986، توقف العديد من مصنعي الرقائق الإلكترونية في الولايات المتحدة، وليس جميعهم، عن إنتاج ذاكرة الوصول العشوائي الديناميكية. [ 22 ] استمرت شركتا مايكرون تكنولوجي وتكساس إنسترومنتس في إنتاجها تجاريًا، بينما أنتجتها شركة آي بي إم للاستخدام الداخلي.

في عام 1985، عندما كانت رقائق ذاكرة DRAM سعة 64 كيلوبايت هي الأكثر شيوعًا في أجهزة الكمبيوتر، وكان أكثر من 60% منها من إنتاج شركات يابانية، اتهمت شركات تصنيع أشباه الموصلات في الولايات المتحدة الشركات اليابانية بإغراق السوق بهدف إخراج الشركات الأمريكية من سوق رقائق الذاكرة. وانخفضت أسعار رقائق 64 كيلوبايت من 3.50 دولارًا إلى 35 سنتًا فقط خلال 18 شهرًا، مما أدى إلى عواقب مالية وخيمة على بعض الشركات الأمريكية. وفي 4 ديسمبر 1985، أصدرت إدارة التجارة الدولية التابعة لوزارة التجارة الأمريكية حكمًا لصالح الدعوى. [ 23 ] [ 24 ] [ 25 ] [ 26 ]

طورت شركة سامسونج ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) . وكانت أول شريحة SDRAM تجارية هي شريحة سامسونج KM48SL2000، بسعة 16 ميجابت ، [ 27 ] والتي طُرحت في عام 1992. [ 28 ] أما أول شريحة ذاكرة DDR SDRAM ( ذاكرة الوصول العشوائي الديناميكية ذات معدل نقل البيانات المزدوج ) تجارية فكانت شريحة سامسونج DDR SDRAM بسعة 64 ميجابت، والتي طُرحت في عام 1998. [ 29 ]  

وفي وقت لاحق، في عام 2001، اتهمت شركات تصنيع ذاكرة الوصول العشوائي الديناميكية اليابانية الشركات الكورية المصنعة لها بالإغراق. [ 30 ] [ 31 ] [ 32 ] [ 33 ]

في عام 2002، بدأت وزارة العدل الأمريكية تحقيقًا أسفر في النهاية عن إدانة العديد من مصنعي أجهزة الكمبيوتر بالتلاعب بأسعار ذاكرة الوصول العشوائي الديناميكية (DRAM) . [ 34 ]

مبادئ التشغيل

مبادئ التشغيل لقراءة 4 بسيطة×{\displaystyle \times }مصفوفة ذاكرة الوصول العشوائي الديناميكية (DRAM) رباعية
البنية الأساسية لمصفوفة خلايا ذاكرة الوصول العشوائي الديناميكية (DRAM)

تُرتّب ذاكرة الوصول العشوائي الديناميكية (DRAM) عادةً في مصفوفة مستطيلة من خلايا تخزين الشحنة، تتكون من مكثف وترانزستور واحد لكل بت من البيانات. يوضح الشكل على اليمين مثالًا بسيطًا لمصفوفة خلايا 4×4. قد يصل عدد خلايا بعض مصفوفات DRAM إلى آلاف الخلايا في الارتفاع والعرض. [ 35 ] [ 36 ]

تُعرف الخطوط الأفقية الطويلة التي تربط كل صف بخطوط الكلمات. ويتكون كل عمود من الخلايا من خطين بتيين، كل منهما متصل بكل خلية تخزين أخرى في العمود (لا يتضمن الرسم التوضيحي على اليمين هذه التفاصيل المهمة). ويُعرفان عمومًا بخطوط البت الموجبة والسالبة .

مُضخِّم الإشارة هو في الأساس زوج من العواكس المتقاطعة بين خطوط البت. يتصل العاكس الأول بخط البت الموجب (+) ويخرج منه إلى خط البت السالب (-). أما العاكس الثاني، فيتصل بخط البت السالب (-) ويخرج منه إلى خط البت الموجب (+). ينتج عن ذلك تغذية راجعة موجبة تستقر بعد أن يصل أحد خطي البت إلى أعلى جهد له، بينما يصل الآخر إلى أدنى جهد ممكن.

عمليات قراءة بت بيانات من خلية تخزين DRAM

  1. تم فصل مكبرات الإحساس. [ 37 ]
  2. تُشحن خطوط البت مسبقًا بفولتيات متساوية تمامًا تقع بين مستويي المنطق العالي والمنخفض (على سبيل المثال، 0.5  فولت إذا كان المستويان 0 و1  فولت). وتكون خطوط البت متناظرة فيزيائيًا للحفاظ على تساوي السعة، وبالتالي تكون فولتياتها متساوية في هذه اللحظة. [ 37 ]
  3. يتم إيقاف تشغيل دائرة الشحن المسبق. ولأن خطوط البت طويلة نسبيًا، فإنها تتمتع بسعة كافية للحفاظ على جهد الشحن المسبق لفترة وجيزة. هذا مثال على المنطق الديناميكي . [ 37 ]
  4. يتم بعد ذلك رفع جهد خط الكلمة للصف المطلوب لتوصيل مكثف تخزين الخلية بخط البت الخاص به. يؤدي هذا إلى توصيل الترانزستور، ناقلاً الشحنة من خلية التخزين إلى خط البت المتصل (إذا كانت القيمة المخزنة 1) أو من خط البت المتصل إلى خلية التخزين (إذا كانت القيمة المخزنة 0). ولأن سعة خط البت عادةً ما تكون أعلى بكثير من سعة خلية التخزين، فإن الجهد على خط البت يرتفع قليلاً جدًا إذا تم تفريغ مكثف خلية التخزين، وينخفض ​​قليلاً جدًا إذا تم شحن خلية التخزين (على سبيل المثال، 0.54 و0.45  فولت في الحالتين). وبما أن خط البت الآخر يحمل جهد 0.50  فولت، فهناك فرق جهد صغير بين خطي البت الملتويين. [ 37 ]
  5. تُوصَّل مُضخِّمات الإشارة الآن بأزواج خطوط البت. ثم يحدث تغذية راجعة موجبة من العواكس المتصالبة، مما يُضخِّم فرق الجهد الصغير بين خطوط البت في الصفوف الفردية والزوجية لعمود معين حتى يصل أحد خطوط البت إلى أدنى جهد والآخر إلى أعلى جهد. بمجرد حدوث ذلك، يُفتح الصف ( وتصبح بيانات الخلية المطلوبة متاحة). [ 37 ]
  6. يتم استشعار جميع خلايا التخزين في الصف المفتوح في وقت واحد، ويتم تثبيت مخرجات مضخم الاستشعار. ثم يحدد عنوان العمود بت التثبيت الذي سيتم توصيله بناقل البيانات الخارجي. يمكن قراءة أعمدة مختلفة في نفس الصف دون تأخير فتح الصف، لأنه بالنسبة للصف المفتوح، تم استشعار جميع البيانات وتثبيتها بالفعل. [ 37 ]
  7. أثناء قراءة الأعمدة في صف مفتوح، يتدفق التيار عائدًا عبر خطوط البت من مخرج مضخمات الاستشعار، مُعيدًا شحن خلايا التخزين. يُعزز هذا (أي يُجدد) الشحنة في خلية التخزين عن طريق زيادة الجهد في مكثف التخزين إذا كان مشحونًا في البداية، أو عن طريق إبقائه مُفرغًا إذا كان فارغًا. تجدر الإشارة إلى أنه نظرًا لطول خطوط البت، يوجد تأخير انتشار طويل نسبيًا لنقل الشحنة عائدةً إلى مكثف الخلية. يستغرق هذا وقتًا طويلًا بعد انتهاء تضخيم الاستشعار، وبالتالي يتداخل مع قراءة عمود واحد أو أكثر. [ 37 ]
  8. عند الانتهاء من قراءة جميع الأعمدة في الصف المفتوح الحالي، يتم إيقاف تشغيل خط الكلمة لفصل مكثفات خلية التخزين (يتم إغلاق الصف) عن خطوط البت. يتم إيقاف تشغيل مضخم الإشارة، ويتم إعادة شحن خطوط البت مسبقًا. [ 37 ]

الكتابة للذاكرة

الكتابة إلى خلية DRAM

لتخزين البيانات، يُفتح صف ويُجبر مُضخّم الاستشعار الخاص بعمود مُحدد مؤقتًا على حالة الجهد العالي أو المنخفض المطلوبة، مما يؤدي إلى شحن أو تفريغ مكثف تخزين الخلية إلى القيمة المطلوبة. وبفضل تصميم التغذية الراجعة الموجبة لمُضخّم الاستشعار، فإنه يُحافظ على جهد خط البت ثابتًا حتى بعد إزالة جهد الإجبار. أثناء الكتابة إلى خلية مُعينة، تُستشعر جميع الأعمدة في الصف في وقت واحد تمامًا كما هو الحال أثناء القراءة، لذلك على الرغم من أن شحنة مكثف خلية التخزين لعمود واحد فقط تتغير، إلا أن الصف بأكمله يُعاد تنشيطه (كتابته مرة أخرى)، كما هو موضح في الشكل على اليمين. [ 37 ]

معدل التحديث

عادةً، يحدد المصنعون أنه يجب تحديث كل صف كل 64  مللي ثانية أو أقل، كما هو محدد في معيار JEDEC .

تقوم بعض الأنظمة بتحديث جميع الصفوف دفعةً واحدة كل 64  مللي ثانية. بينما تقوم أنظمة أخرى بتحديث صف واحد في كل مرة بشكل متقطع خلال فترة الـ 64 مللي ثانية. على سبيل المثال، يتطلب  نظام يحتوي على 8192 صفًا (2 ^ 13) معدل تحديث متقطعًا بمعدل صف واحد كل 7.8 ميكروثانية، أي 64 مللي ثانية مقسومة على 8192 صفًا. وتقوم بعض أنظمة الوقت الحقيقي بتحديث جزء من الذاكرة في وقت محدد بواسطة مؤقت خارجي يتحكم في تشغيل باقي النظام، مثل فترة التعتيم الرأسي التي تحدث كل 10-20 مللي ثانية في أجهزة الفيديو.     

يُحفظ عنوان الصف الذي سيتم تحديثه لاحقًا بواسطة منطق خارجي أو عداد داخل ذاكرة الوصول العشوائي الديناميكية (DRAM). يوفر النظام عنوان الصف (وأمر التحديث) للتحكم بشكل أكبر في وقت التحديث والصف المراد تحديثه. يهدف ذلك إلى تقليل التعارضات مع عمليات الوصول إلى الذاكرة، نظرًا لأن هذا النظام على دراية بأنماط الوصول إلى الذاكرة ومتطلبات تحديث ذاكرة الوصول العشوائي الديناميكية. عندما يُوفر عداد داخل ذاكرة الوصول العشوائي الديناميكية عنوان الصف، يتخلى النظام عن التحكم في الصف المراد تحديثه ويكتفي بتوفير أمر التحديث فقط. تتميز بعض ذاكرات الوصول العشوائي الديناميكية الحديثة بقدرتها على التحديث الذاتي؛ فلا حاجة إلى منطق خارجي لتوجيه ذاكرة الوصول العشوائي الديناميكية للتحديث أو لتوفير عنوان الصف.

في بعض الظروف، يمكن استعادة معظم البيانات الموجودة في ذاكرة الوصول العشوائي الديناميكية (DRAM) حتى لو لم يتم تحديث ذاكرة الوصول العشوائي الديناميكية لعدة دقائق. [ 38 ]

توقيت الذاكرة

يتطلب وصف توقيت تشغيل ذاكرة الوصول العشوائي الديناميكية (DRAM) بشكل كامل العديد من المعايير. فيما يلي بعض الأمثلة لدرجتين زمنيتين من ذاكرة الوصول العشوائي الديناميكية غير المتزامنة، من ورقة بيانات نُشرت عام 1998: [ 39 ]

التوقيت النموذجي لذاكرة الوصول العشوائي الديناميكية غير المتزامنة
"50  نانوثانية""60  نانوثانية"وصف
تي آر سي84  نانوثانية104  نانوثانيةزمن دورة القراءة أو الكتابة العشوائية (من دورة قراءة/كتابة كاملة إلى أخرى)
t RAC50  نانوثانية60  نانوثانيةوقت الوصول: /RAS منخفض إلى بيانات صالحة
t RCD11  نانوثانية14  نانوثانية/RAS منخفض إلى /CAS منخفض الوقت
t RAS50  نانوثانية60  نانوثانيةعرض نبضة /RAS (الحد الأدنى لوقت /RAS المنخفض)
تي آر بي30  نانوثانية40  نانوثانيةوقت الشحن المسبق لنظام إعادة تدوير المياه (الحد الأدنى لوقت التشغيل العالي لنظام إعادة تدوير المياه)
جهاز كمبيوتر20  نانوثانية25  نانوثانيةزمن دورة القراءة أو الكتابة في وضع الصفحة (من /CAS إلى /CAS)
تي إيه إيه25  نانوثانية30  نانوثانيةوقت الوصول: من عنوان العمود صالح إلى إخراج البيانات الصالحة (يشمل وقت إعداد العنوان قبل /CAS منخفض)
t CAC13  نانوثانية15  نانوثانيةوقت الوصول: /CAS منخفض لإخراج البيانات الصالحة
t CAS8  نانوثانية10  نانوثانيةالحد الأدنى لعرض النبضة المنخفضة /CAS

وبالتالي، فإن الرقم المُشار إليه عادةً هو زمن /RAS المنخفض حتى إخراج البيانات الصالحة. هذا هو الوقت اللازم لفتح صف، وضبط مُضخّمات الإشارة، وإرسال بيانات العمود المُحدد إلى المخرج. وهو أيضًا الحد الأدنى لزمن /RAS المنخفض، والذي يشمل الوقت اللازم لإعادة البيانات المُضخّمة لشحن الخلايا. أما زمن قراءة بتات إضافية من صفحة مفتوحة فهو أقل بكثير، ويُحدده زمن دورة /CAS إلى /CAS. يُعد الرقم المُشار إليه أوضح طريقة للمقارنة بين أداء ذواكر DRAM المختلفة، لأنه يُحدد الحد الأدنى بغض النظر عن طول الصف أو حجم الصفحة. تؤدي المصفوفات الأكبر حجمًا حتمًا إلى سعة أكبر لخط البت وتأخيرات انتشار أطول، مما يتسبب في زيادة هذا الزمن لأن زمن ضبط مُضخّم الإشارة يعتمد على كل من السعة وزمن انتقال الانتشار. يتم التغلب على ذلك في رقائق DRAM الحديثة من خلال دمج العديد من مصفوفات DRAM الكاملة داخل شريحة واحدة، لاستيعاب سعة أكبر دون أن تصبح بطيئة للغاية.

عند الوصول إلى ذاكرة الوصول العشوائي (RAM) هذه بواسطة منطق مُوَقَّت، تُقَرَّب الأوقات عادةً إلى أقرب دورة ساعة. على سبيل المثال، عند الوصول إليها بواسطة  آلة حالة بتردد 100 ميجاهرتز (أي بتردد ساعة 10  نانوثانية)، يمكن لذاكرة الوصول العشوائي الديناميكية (DRAM) بتردد 50  نانوثانية إجراء القراءة الأولى في خمس دورات ساعة، وقراءات إضافية ضمن الصفحة نفسها كل دورتي ساعة. يُوصف هذا عادةً بتوقيت "5-2-2-2" ، حيث كانت دفعات من أربع قراءات ضمن الصفحة شائعة.

عند وصف الذاكرة المتزامنة، يُشار إلى التوقيت بعدد دورات الساعة مفصولة بشرطات. تمثل هذه الأرقام t CL - t RCD - t RP - t RAS كمضاعفات لزمن دورة ساعة ذاكرة الوصول العشوائي الديناميكية (DRAM). تجدر الإشارة إلى أن هذا يمثل نصف معدل نقل البيانات عند استخدام إشارة معدل البيانات المزدوج . يبلغ توقيت معيار JEDEC PC3200 3-4-4-8 [ 40 ] بتردد ساعة 200  ميجاهرتز، بينما قد تعمل وحدات ذاكرة الوصول العشوائي الديناميكية (DRAM) عالية الأداء PC3200 ذات السعر المرتفع بتوقيت 2-2-2-5 . [ 41 ]

التوقيت النموذجي لذاكرة الوصول العشوائي الديناميكية المتزامنة
PC-3200 (DDR-400)PC2-6400 (DDR2-800)PC3-12800 (DDR3-1600)وصف
دوراتوقتدوراتوقتدوراتوقت
t CLعادي315  نانوثانية512.5  نانوثانية911.25  نانوثانية/CAS منخفض إلى بيانات صالحة (مكافئ لـ t CAC )
سريع210  نانوثانية410  نانوثانية810  نانوثانية
t RCDعادي420  نانوثانية512.5  نانوثانية911.25  نانوثانية/RAS منخفض إلى /CAS منخفض الوقت
سريع210  نانوثانية410  نانوثانية810  نانوثانية
تي آر بيعادي420  نانوثانية512.5  نانوثانية911.25  نانوثانية/مدة الشحن المسبق لنظام RAS (الحد الأدنى لوقت الشحن المسبق حتى التفعيل)
سريع210  نانوثانية410  نانوثانية810  نانوثانية
t RASعادي840  نانوثانية1640  نانوثانية2733.75  نانوثانيةمدة نشاط التجديف (الحد الأدنى لوقت النشاط قبل الشحن المسبق)
سريع525  نانوثانية1230  نانوثانية2430  نانوثانية

تحسّن الحد الأدنى لوقت الوصول العشوائي من t RAC  =  50  نانوثانية إلى t RCD + t CL = 22.5  نانوثانية ، وحتى  النوع الممتاز ذو 20 نانوثانية أسرع بمقدار 2.5 مرة فقط من ذاكرة الوصول العشوائي الديناميكية غير المتزامنة. أما زمن الوصول CAS فقد تحسّن بشكل أقل، من t CAC = 13  نانوثانية إلى 10  نانوثانية. مع ذلك، تحقق ذاكرة DDR3 نطاقًا تردديًا أعلى بمقدار 32 مرة؛ فبفضل تقنية التجزئة الداخلية ومسارات البيانات العريضة، يمكنها إخراج كلمتين كل 1.25  نانوثانية ( 1600  ميجا كلمة/ثانية) ، بينما يمكن لذاكرة EDO DRAM إخراج كلمة واحدة كل t PC  =  20  نانوثانية (50  ميجا كلمة/ثانية).

اختصارات التوقيت

  • زمن استجابة t CL – CAS
  • معدل القيادة t CR
  • تأخير PTP – تأخير الشحن المسبق إلى الشحن المسبق
  • t RAS – وقت نشاط نظام التنشيط الشبكي
  • تأخير RCD – RAS إلى CAS
  • t REF – فترة التحديث
  • t RFC – زمن دورة تحديث الصف
  • t RP – RAS precharge
  • تأخير RRD – RAS إلى RAS
  • t RTP – تأخير القراءة قبل الشحن
  • تأخير القراءة من القراءة (RTR )
  • t RTW – تأخير القراءة للكتابة
  • t WR – اكتب وقت التعافي
  • t WTP – اكتب لتأخير الشحن المسبق
  • تأخير الكتابة للقراءة (t WTR )
  • t WTW – تأخير الكتابة إلى الكتابة

تصميم خلية الذاكرة

تُخزَّن كل بتة من البيانات في ذاكرة الوصول العشوائي الديناميكية (DRAM) على شكل شحنة كهربائية موجبة أو سالبة في بنية سعوية. تُعرف البنية التي توفر السعة، بالإضافة إلى الترانزستورات التي تتحكم في الوصول إليها، مجتمعةً باسم خلية DRAM . وهي اللبنة الأساسية في مصفوفات DRAM. توجد أنواع متعددة من خلايا ذاكرة DRAM، ولكن النوع الأكثر شيوعًا في ذاكرات DRAM الحديثة هو خلية الترانزستور الواحد والمكثف الواحد (1T1C). يُستخدم الترانزستور لإدخال التيار إلى المكثف أثناء الكتابة، ولتفريغ المكثف أثناء القراءة. صُمِّم ترانزستور الوصول لزيادة قوة الإشارة إلى أقصى حد وتقليل تسرب التيار بين الترانزستورات (كينر، ص  34).

يحتوي المكثف على طرفين، أحدهما متصل بترانزستور الوصول، والآخر إما بالأرض أو بجهد VCC / 2. في ذاكرة الوصول العشوائي الديناميكية الحديثة، يُعدّ الخيار الأخير أكثر شيوعًا، لأنه يسمح بتشغيل أسرع. في ذاكرة الوصول العشوائي الديناميكية الحديثة، يلزم جهد +VCC /2 عبر المكثف لتخزين القيمة المنطقية 1، وجهد -VCC / 2 عبر المكثف لتخزين القيمة المنطقية 0. الشحنة الناتجة هيسؤال=±Vجج2⋅ج{\textstyle Q=\pm {V_{CC} \over 2}\cdot C}، حيث Q هي الشحنة بالكولوم و C هي السعة بالفاراد . [ 42 ]

تتطلب قراءة أو كتابة قيمة منطقية 1 أن يكون جهد خط الكلمة أعلى من مجموع جهد VCC وجهد عتبة ترانزستور الوصول (VTH ) . يُسمى هذا الجهد بجهد VCC المُضخّم ( VCCP ) . وبالتالي، يعتمد زمن تفريغ المكثف على القيمة المنطقية المخزنة فيه. يبدأ المكثف الذي يحتوي على قيمة منطقية 1 بالتفريغ عندما يكون الجهد عند طرف بوابة ترانزستور الوصول أعلى من VCCP . أما إذا كان المكثف يحتوي على قيمة منطقية 0، فيبدأ بالتفريغ عندما يكون جهد طرف البوابة أعلى من VTH . [ 43 ]

تصميم المكثف

حتى منتصف ثمانينيات القرن الماضي، كانت المكثفات في خلايا ذاكرة الوصول العشوائي الديناميكية (DRAM) تقع على نفس مستوى ترانزستور الوصول (أي أنها كانت تُصنع على سطح الركيزة)، ولذلك كانت تُسمى مكثفات مستوية . وقد استلزم السعي لزيادة الكثافة، وإلى حدٍ أقل، تحسين الأداء، تصميمات أكثر كثافة. وكان الدافع الرئيسي لذلك هو الجدوى الاقتصادية، التي تُعدّ اعتبارًا أساسيًا لأجهزة DRAM، وخاصةً أجهزة DRAM التجارية. إذ يُمكن لتصغير مساحة خلية DRAM إنتاج جهاز أكثر كثافة وخفض تكلفة تخزين البت الواحد. وابتداءً من منتصف ثمانينيات القرن الماضي، تم نقل المكثف إلى أعلى أو أسفل ركيزة السيليكون لتحقيق هذه الأهداف. وتُسمى خلايا DRAM التي تحتوي على مكثفات فوق الركيزة بمكثفات الألواح المكدسة أو المطوية . أما تلك التي تحتوي على مكثفات مدفونة أسفل سطح الركيزة فتُسمى مكثفات الخندق . في العقد الأول من الألفية الثانية، انقسمت الشركات المصنعة بشدة حول نوع المكثف المستخدم في ذاكرة الوصول العشوائي الديناميكية (DRAM)، وكانت التكلفة النسبية وقابلية التوسع على المدى الطويل لكلا التصميمين موضوع نقاش مستفيض. تستخدم غالبية ذاكرة الوصول العشوائي الديناميكية، من الشركات المصنعة الكبرى مثل هاينكس ومايكرون تكنولوجي وسامسونج إلكترونيكس ، بنية المكثف المكدس، بينما تستخدم الشركات المصنعة الأصغر مثل نانيا تكنولوجي بنية المكثف الخندقي (جاكوب، الصفحات 355-357). 

في تصميم المكثفات المكدسة، يُصنع المكثف فوق سطح الركيزة. ويتكون من عازل أكسيد-نيتريد-أكسيد (ONO) محصور بين طبقتين من صفائح السيليكون متعدد التبلور (تتشارك جميع خلايا ذاكرة الوصول العشوائي الديناميكية DRAM في الدائرة المتكاملة في الصفيحة العلوية)، ويمكن أن يكون شكله مستطيلاً أو أسطوانياً أو أي شكل آخر أكثر تعقيداً. يوجد نوعان أساسيان من المكثفات المكدسة، بناءً على موقعها بالنسبة لخط البت : المكثف أسفل خط البت (CUB) والمكثف فوق خط البت (COB). في النوع الأول، يكون المكثف أسفل خط البت، المصنوع عادةً من المعدن، ويحتوي خط البت على موصل من السيليكون متعدد التبلور يمتد لأسفل لتوصيله بطرف مصدر ترانزستور الوصول. أما في النوع الثاني، فيُصنع المكثف فوق خط البت، المصنوع في أغلب الأحيان من السيليكون متعدد التبلور، ولكنه مطابق تماماً للنوع COB في باقي المواصفات. تتميز تقنية COB بسهولة تصنيع نقطة التلامس بين خط البت ومصدر ترانزستور الوصول، نظرًا لقربها المادي من سطح الركيزة. مع ذلك، يتطلب هذا تصميم المنطقة الفعالة بزاوية 45 درجة عند النظر إليها من الأعلى، مما يصعب معه ضمان عدم ملامسة نقطة تلامس المكثف لخط البت. تتجنب خلايا CUB هذه المشكلة، لكنها تعاني من صعوبات في إدخال نقاط التلامس بين خطوط البت، لأن حجم العناصر القريبة من السطح يكون عند أو قريبًا من الحد الأدنى لحجم العناصر في تقنية التصنيع (كينر، الصفحات  33-42).

يُصنع مكثف الخندق بحفر ثقب عميق في ركيزة السيليكون. ثم تُطعّم الركيزة المحيطة بالثقب بكثافة عالية لإنتاج صفيحة n + مدفونة ذات مقاومة منخفضة. تُنمّى أو تُرسّب طبقة من عازل أكسيد-نيتريد-أكسيد، وأخيرًا يُملأ الثقب بترسيب بولي سيليكون مطعّم، والذي يُشكّل الصفيحة العلوية للمكثف. يُوصل الجزء العلوي من المكثف بطرف تصريف ترانزستور الوصول عبر شريط من البولي سيليكون (كينر، ص  42-44). قد تتجاوز نسبة عمق مكثف الخندق إلى عرضه في ذاكرة الوصول العشوائي الديناميكية (DRAM) في منتصف العقد الأول من القرن الحادي والعشرين 50:1 (جاكوب، ص  357).

تتمتع المكثفات الخندقية بمزايا عديدة. فبما أن المكثف مدفون داخل كتلة الركيزة بدلاً من أن يكون على سطحها، يمكن تقليل المساحة التي يشغلها إلى الحد الأدنى المطلوب لتوصيله بطرف تصريف ترانزستور الوصول دون التأثير على حجمه، وبالتالي سعته (جاكوب، ص  356-357). وبدلاً من ذلك، يمكن زيادة السعة عن طريق حفر ثقب أعمق دون أي زيادة في مساحة السطح (كينر، ص  44). ومن المزايا الأخرى للمكثف الخندقي أن بنيته تقع أسفل طبقات التوصيلات المعدنية، مما يسهل جعلها مستوية، وبالتالي يُمكّن من دمجه في تقنية معالجة مُحسّنة للمنطق، والتي تحتوي على مستويات متعددة من التوصيلات فوق الركيزة. وكون المكثف يقع أسفل المنطق يعني أنه يُصنع قبل الترانزستورات. وهذا يسمح باستخدام عمليات ذات درجات حرارة عالية لتصنيع المكثفات، والتي من شأنها أن تُضعف ترانزستورات المنطق وأدائها. هذا يجعل مكثفات الخنادق مناسبة لبناء ذاكرة الوصول العشوائي الديناميكية المدمجة (eDRAM) (جاكوب، ص  357). وتتمثل عيوب مكثفات الخنادق في صعوبة بناء هياكل المكثف بشكل موثوق داخل الثقوب العميقة، وفي توصيل المكثف بطرف تصريف ترانزستور الوصول (كينر، ص  44).

تصاميم الخلايا التاريخية

استخدمت دوائر ذاكرة الوصول العشوائي الديناميكية (DRAM) من الجيل الأول (ذات سعة 1  كيلوبت)، مثل Intel 1103 النموذجية ، خلية DRAM ثلاثية الترانزستورات أحادية المكثف (3T1C) مع دوائر قراءة وكتابة منفصلة. كان خط كلمة الكتابة يُشغّل ترانزستور كتابة يربط المكثف بخط بت الكتابة، تمامًا كما في خلية 1T1C، ولكن كان هناك خط كلمة قراءة منفصل وترانزستور قراءة يربط ترانزستور مُضخّم بخط بت القراءة. مع الجيل الثاني، أدى السعي لخفض التكلفة من خلال وضع نفس عدد البتات في مساحة أصغر إلى اعتماد خلية DRAM 1T1C بشكل شبه عالمي، على الرغم من أن بعض الأجهزة ذات  سعات 4 و16 كيلوبت استمرت في استخدام خلية 3T1C لأسباب تتعلق بالأداء (كينر، ص  6). شملت مزايا الأداء هذه، والأهم من ذلك، القدرة على قراءة الحالة المخزنة في المكثف دون تفريغه، مما يُغني عن الحاجة إلى إعادة كتابة ما تمت قراءته (قراءة غير مُتلفة). تتمثل ميزة الأداء الثانية في الترانزستورات المنفصلة لخلية 3T1C للقراءة والكتابة؛ يمكن لوحدة التحكم في الذاكرة استغلال هذه الميزة لتنفيذ عمليات القراءة والتعديل والكتابة الذرية، حيث تتم قراءة القيمة وتعديلها ثم كتابتها مرة أخرى كعملية واحدة غير قابلة للتجزئة (جاكوب، ص  459).

تصاميم الخلايا المقترحة

تُعدّ خلية ذاكرة الوصول العشوائي الديناميكية (DRAM) أحادية الترانزستور عديمة المكثف (1T أو 1T0C) موضوعًا للبحث منذ أواخر التسعينيات. وتُمثّل 1T DRAM طريقة مختلفة لبناء خلية ذاكرة DRAM الأساسية، وهي تختلف عن خلية DRAM الكلاسيكية أحادية الترانزستور/أحادية المكثف (1T/1C)، والتي يُشار إليها أحيانًا باسم 1T DRAM ، خاصةً بالمقارنة مع 3T و4T DRAM التي حلّت محلها في السبعينيات.

في خلايا ذاكرة الوصول العشوائي الديناميكية أحادية الترانزستور (1T DRAM)، لا تزال بتة البيانات تُخزَّن في منطقة سعوية يتحكم بها ترانزستور، ولكن هذه السعة لم تعد تُوفَّر بواسطة مكثف منفصل. تُعدّ ذاكرة الوصول العشوائي الديناميكية أحادية الترانزستور (1T DRAM) تصميمًا لخلايا البتات "بدون مكثفات"، حيث تُخزَّن البيانات باستخدام السعة الطفيلية للجسم المتأصلة في ترانزستورات السيليكون على العازل (SOI). يُعتبر تأثير الجسم العائم هذا، الذي يُنظر إليه على أنه عائق في تصميم الدوائر المنطقية، ميزةً يُمكن استغلالها لتخزين البيانات. وهذا ما يمنح خلايا ذاكرة الوصول العشوائي الديناميكية أحادية الترانزستور (1T DRAM) أعلى كثافة، كما يُسهِّل دمجها مع الدوائر المنطقية عالية الأداء نظرًا لتصنيعها باستخدام نفس تقنيات معالجة السيليكون على العازل (SOI). [ 44 ]

لا تزال عملية تحديث الخلايا ضرورية، ولكن على عكس ذاكرة الوصول العشوائي الديناميكية أحادية الترانزستور أحادية المكثف (1T1C DRAM)، فإن عمليات القراءة في ذاكرة الوصول العشوائي الديناميكية أحادية الترانزستور (1T DRAM) غير مُتلفة؛ إذ تُحدث الشحنة المُخزنة تغييرًا ملحوظًا في جهد العتبة للترانزستور. [ 45 ] من حيث الأداء، تُعد أوقات الوصول أفضل بكثير من ذاكرة الوصول العشوائي الديناميكية القائمة على المكثفات، ولكنها أسوأ قليلًا من ذاكرة الوصول العشوائي الثابتة (SRAM). توجد عدة أنواع من ذاكرة الوصول العشوائي الديناميكية أحادية الترانزستور (1T DRAM): ذاكرة Z-RAM التجارية من شركة Innovative Silicon، وذاكرة TTRAM [ 46 ] من شركة Renesas، وذاكرة A-RAM من اتحاد UGR / CNRS .

هياكل المصفوفات

تعمل مواقع عقد التخزين ذاتية المحاذاة على تبسيط عملية التصنيع في ذاكرة الوصول العشوائي الديناميكية الحديثة. [ 47 ]

تُرتب خلايا ذاكرة الوصول العشوائي الديناميكية (DRAM) في نمط شبكي مستطيل منتظم لتسهيل التحكم بها والوصول إليها عبر خطوط الكلمات وخطوط البتات. يُصمم التخطيط المادي لخلايا DRAM في المصفوفة عادةً بحيث تشترك خليتان متجاورتان في العمود الواحد في وصلة خط بتات واحدة لتقليل مساحتهما. تُعطى مساحة خلية DRAM بالمعادلة nF² ، حيث n عدد مُستمد من تصميم خلية DRAM، و F هو أصغر حجم للمكونات في تقنية تصنيع معينة. يسمح هذا المخطط بمقارنة حجم DRAM عبر أجيال مختلفة من تقنيات التصنيع، حيث تتناسب مساحة خلية DRAM خطيًا أو شبه خطيًا مع حجم المكونات. تتراوح المساحة النموذجية لخلايا DRAM الحديثة بين 6 و8 F² .

يُوصَّل السلك الأفقي، وهو خط الكلمة، بطرف بوابة كل ترانزستور وصول في صفه. أما خط البت الرأسي، فيُوصَّل بطرف مصدر الترانزستورات في عموده. وتُحدَّد أطوال خطوط الكلمة والبت. يُحدَّد طول خط الكلمة بالأداء المطلوب للمصفوفة، حيث يُحدَّد زمن انتشار الإشارة التي يجب أن تعبر خط الكلمة بثابت الزمن RC . ويُحدَّد طول خط البت بسعته (التي تزداد مع الطول)، والتي يجب أن تبقى ضمن نطاق معين للاستشعار الصحيح (حيث تعمل ذاكرة الوصول العشوائي الديناميكية DRAM عن طريق استشعار شحنة المكثف المُفرَّغة على خط البت). كما يُحدَّد طول خط البت بكمية تيار التشغيل الذي يمكن أن تسحبه ذاكرة الوصول العشوائي الديناميكية DRAM وبكيفية تبديد الطاقة، حيث تُحدَّد هاتان الخاصيتان إلى حد كبير بشحن وتفريغ خط البت.

بنية خط البت

تُستخدم مُضخِّمات الاستشعار لقراءة الحالة المُخزَّنة في خلايا ذاكرة الوصول العشوائي الديناميكية (DRAM). عند تنشيط ترانزستور الوصول، تُشارك الشحنة الكهربائية في المكثف مع خط البت. سعة خط البت أكبر بكثير من سعة المكثف (حوالي عشرة أضعاف). لذا، يكون التغير في جهد خط البت ضئيلاً. تُستخدم مُضخِّمات الاستشعار لتحليل فرق الجهد إلى المستويات المُحدَّدة بواسطة نظام الإشارات المنطقية. تستخدم ذاكرات الوصول العشوائي الديناميكية الحديثة مُضخِّمات استشعار تفاضلية، وتصاحبها متطلبات خاصة بكيفية بناء مصفوفات ذاكرة الوصول العشوائي الديناميكية. تعمل مُضخِّمات الاستشعار التفاضلية عن طريق توجيه مُخرجاتها إلى قيم مُعاكسة بناءً على الجهود النسبية على أزواج خطوط البت. تعمل مُضخِّمات الاستشعار بكفاءة وفعالية فقط إذا كانت سعة وجهود أزواج خطوط البت هذه مُتطابقة بدقة. بالإضافة إلى ضمان تساوي أطوال خطوط البت وعدد خلايا ذاكرة الوصول العشوائي الديناميكية المُتصلة بها، ظهر تصميمان أساسيان للمصفوفات لتلبية متطلبات مُضخِّمات الاستشعار: مصفوفات خطوط البت المفتوحة ومصفوفات خطوط البت المطوية.

فتح مصفوفات خط البت

كانت أجيال دارة DRAM المتكاملة الأولى (1  كيلوبت)، وحتى  جيل 64 كيلوبت (وبعض  أجهزة جيل 256 كيلوبت)، تعتمد على بنية مصفوفة خطوط بت مفتوحة. في هذه البنية، تُقسّم خطوط البت إلى عدة أجزاء، وتُوضع مضخمات الإشارة التفاضلية بين هذه الأجزاء. ولأن مضخمات الإشارة تُوضع بين أجزاء خطوط البت، فإن توجيه مخرجاتها خارج المصفوفة يتطلب طبقة إضافية من التوصيلات البينية فوق تلك المستخدمة في بناء خطوط الكلمات وخطوط البت.

The DRAM cells that are on the edges of the array do not have adjacent segments. Since the differential sense amplifiers require identical capacitance and bitline lengths from both segments, dummy bitline segments are provided. The advantage of the open bitline array is a smaller array area, although this advantage is slightly diminished by the dummy bitline segments. The disadvantage that caused the near disappearance of this architecture is the inherent vulnerability to noise, which affects the effectiveness of the differential sense amplifiers. Since each bitline segment does not have any spatial relationship to the other, it is likely that noise would affect only one of the two bitline segments.

Folded bitline arrays

The folded bitline array architecture routes bitlines in pairs throughout the array. The close proximity of the paired bitlines provide superior common-mode noise rejection characteristics over open bitline arrays. The folded bitline array architecture began appearing in DRAM ICs during the mid-1980s, beginning with the 256 Kbit generation. This architecture is favored in modern DRAM ICs for its superior noise immunity.

This architecture is referred to as folded because it takes its basis from the open array architecture from the perspective of the circuit schematic. The folded array architecture appears to remove DRAM cells in alternate pairs (because two DRAM cells share a single bitline contact) from a column, then move the DRAM cells from an adjacent column into the voids.

The location where the bitline twists occupies additional area. To minimize area overhead, engineers select the simplest and most area-minimal twisting scheme that is able to reduce noise under the specified limit. As process technology improves to reduce minimum feature sizes, the signal to noise problem worsens, since coupling between adjacent metal wires is inversely proportional to their pitch. The array folding and bitline twisting schemes that are used must increase in complexity in order to maintain sufficient noise reduction. Schemes that have desirable noise immunity characteristics for a minimal impact in area is the topic of current research (Kenner, p. 37).

Future array architectures

Advances in process technology could result in open bitline array architectures being favored if it is able to offer better long-term area efficiencies; since folded array architectures require increasingly complex folding schemes to match any advance in process technology. The relationship between process technology, array architecture, and area efficiency is an active area of research.

Row and column redundancy

لم تكن الدوائر المتكاملة الأولى لذاكرة الوصول العشوائي الديناميكية (DRAM) مزودة بأي نظام احتياطي. وكان يتم التخلص من أي دائرة متكاملة تحتوي على خلية DRAM معيبة. بدءًا من  جيل 64 كيلوبت، أُضيفت صفوف وأعمدة احتياطية إلى مصفوفات DRAM لتحسين الإنتاجية. توفر هذه الصفوف والأعمدة الاحتياطية هامشًا من التسامح مع عيوب التصنيع الطفيفة التي قد تتسبب في تعطل عدد قليل من الصفوف أو الأعمدة. يتم فصل الصفوف والأعمدة المعيبة فعليًا عن بقية المصفوفة عن طريق تشغيل مصهر قابل للبرمجة أو عن طريق قطع السلك باستخدام الليزر. ويتم استبدال الصفوف أو الأعمدة الاحتياطية بإعادة برمجة منطق فك تشفير الصفوف والأعمدة (جاكوب، الصفحات  358-361).

اكتشاف الأخطاء وتصحيحها

قد يتسبب التداخل الكهربائي أو المغناطيسي داخل نظام الحاسوب في انقلاب بت واحد من ذاكرة الوصول العشوائي الديناميكية (DRAM) تلقائيًا إلى الحالة المعاكسة. تحدث غالبية الأخطاء العابرة (" الطفيفة ") في رقائق ذاكرة الوصول العشوائي الديناميكية نتيجة للإشعاع الخلفي ، وخاصة النيوترونات المنبعثة من الأشعة الكونية الثانوية، والتي قد تُغير محتويات خلية ذاكرة واحدة أو أكثر أو تتداخل مع الدوائر المستخدمة لقراءتها/كتابتها.

يمكن التخفيف من حدة هذه المشكلة باستخدام بتات ذاكرة زائدة ودوائر إضافية تستخدم هذه البتات لاكتشاف الأخطاء العابرة وتصحيحها. في معظم الحالات، يتولى متحكم الذاكرة عملية الاكتشاف والتصحيح ؛ وفي بعض الأحيان، تُنفذ المنطق المطلوب بشفافية داخل رقائق أو وحدات ذاكرة الوصول العشوائي الديناميكية (DRAM)، مما يُمكّن وظيفة تصحيح الأخطاء (ECC) للأنظمة التي لا تدعمها. [ 48 ] تُستخدم بتات الذاكرة الإضافية لتسجيل التكافؤ ولتمكين إعادة بناء البيانات المفقودة بواسطة رمز تصحيح الأخطاء (ECC). يسمح التكافؤ باكتشاف جميع أخطاء البت الواحد (في الواقع، أي عدد فردي من البتات الخاطئة). يسمح رمز تصحيح الأخطاء الأكثر شيوعًا، وهو رمز هامينغ SECDED ، بتصحيح خطأ البت الواحد، وفي التكوين المعتاد، مع بت تكافؤ إضافي، باكتشاف أخطاء البت المزدوج. [ 49 ]

أظهرت دراسات حديثة تباينًا واسعًا في معدلات الخطأ، حيث بلغ الفرق أكثر من سبعة مراتب، وتراوحت بين 10⁻¹⁷ خطأ /بت·ساعة ، أي ما يقارب خطأ بت واحد في الساعة لكل جيجابايت من الذاكرة ، وخطأ بت واحد في القرن لكل جيجابايت من الذاكرة. [ 50 ] [ 51 ] [ 52 ] وأشارت دراسة شرودر وآخرون (2009) إلى احتمال بنسبة 32% أن يعاني جهاز كمبيوتر معين في دراستهم من خطأ واحد على الأقل قابل للتصحيح سنويًا، وقدمت أدلة على أن معظم هذه الأخطاء هي أخطاء جسيمة متقطعة وليست أخطاء عابرة، وأن كميات ضئيلة من المواد المشعة التي تسربت إلى غلاف الشريحة كانت تُصدر جسيمات ألفا وتُفسد البيانات. [ 53 ] كما قدمت دراسة أخرى أجريت عام 2010 في جامعة روتشستر أدلة على أن نسبة كبيرة من أخطاء الذاكرة هي أخطاء جسيمة متقطعة. [ 54 ] تشير دراسات واسعة النطاق أجريت على الذاكرة الرئيسية غير المزودة بتقنية تصحيح الأخطاء (ECC) في أجهزة الكمبيوتر الشخصية والمحمولة إلى أن أخطاء الذاكرة غير المكتشفة مسؤولة عن عدد كبير من أعطال النظام: فقد أفادت دراسة أجريت عام 2011 أن احتمال حدوث خطأ في الذاكرة في جهاز الكمبيوتر كل ثمانية أشهر هو 1 من 1700 لكل 1.5% من الذاكرة المختبرة (أي ما يعادل تقريبًا 26% لإجمالي الذاكرة). [ 55 ]

حماية

بقاء البيانات

على الرغم من أن الذاكرة الديناميكية مصممة ومضمونة فقط للاحتفاظ بمحتوياتها عند تزويدها بالطاقة وتحديثها كل فترة زمنية قصيرة (غالباً 64 مللي ثانية )، فإن مكثفات خلايا الذاكرة غالباً ما تحتفظ بقيمها لفترة أطول بكثير، خاصة في درجات الحرارة المنخفضة. [ 56 ] في بعض الظروف، يمكن استعادة معظم البيانات في ذاكرة الوصول العشوائي الديناميكية (DRAM) حتى لو لم يتم تحديثها لعدة دقائق. [ 57 ]

يمكن استغلال هذه الخاصية للتحايل على إجراءات الأمان واستعادة البيانات المخزنة في الذاكرة الرئيسية، والتي يُفترض أنها تُتلف عند إيقاف التشغيل. يُمكن إعادة تشغيل الحاسوب بسرعة، وقراءة محتويات الذاكرة الرئيسية؛ أو عن طريق إزالة وحدات الذاكرة، وتبريدها لإطالة عمر البيانات، ثم نقلها إلى حاسوب آخر لقراءتها. وقد ثبت أن هذا النوع من الهجمات قادر على التحايل على أنظمة تشفير الأقراص الشائعة، مثل TrueCrypt مفتوح المصدر ، و BitLocker Drive Encryption من مايكروسوفت ، و FileVault من آبل . [ 56 ] يُطلق على هذا النوع من الهجمات اسم هجوم إعادة التشغيل البارد .

تلف الذاكرة

تتطلب الذاكرة الديناميكية، بحكم تعريفها، تحديثًا دوريًا. علاوة على ذلك، تُعد قراءة الذاكرة الديناميكية عمليةً مُتلفة، إذ تتطلب إعادة شحن خلايا التخزين في الصف الذي تمت قراءته. إذا لم تكن هذه العمليات مثالية، فقد تتسبب عملية القراءة في حدوث أخطاء عابرة . على وجه الخصوص، هناك خطر تسرب بعض الشحنة بين الخلايا المتجاورة، مما قد يؤدي إلى تسبب تحديث أو قراءة صف ما في حدوث خطأ تشويش في صف مجاور أو حتى قريب. يعود الوعي بأخطاء التشويش إلى أول ذاكرة وصول عشوائي ديناميكية (DRAM) متاحة تجاريًا في أوائل سبعينيات القرن الماضي ( Intel 1103 ). على الرغم من تقنيات التخفيف التي يستخدمها المصنّعون، أثبت باحثون تجاريون في تحليل عام 2014 أن رقائق ذاكرة الوصول العشوائي الديناميكية DDR3 المتوفرة تجاريًا والمصنعة في عامي 2012 و2013 عُرضة لأخطاء التشويش. [ 58 ] وقد أُطلق على التأثير الجانبي المصاحب الذي أدى إلى انعكاسات البتات الملحوظة اسم " مطرقة الصف" .

التغليف

وحدة الذاكرة

يمكن تغليف دوائر ذاكرة الوصول العشوائي الديناميكية (DRAM) في علب إيبوكسية مصبوبة، مع إطار توصيل داخلي للوصلات بين رقاقة السيليكون وأطراف التغليف. استخدم تصميم IBM PC الأصلي دوائر متكاملة، بما في ذلك دوائر DRAM، مُغلّفة في حزم ثنائية الخط (DIP)، ملحومة مباشرةً باللوحة الرئيسية أو مُثبّتة في مقابس. مع ازدياد كثافة الذاكرة بشكل كبير، لم تعد حزمة DIP عملية. لتسهيل التعامل، يمكن تركيب عدة دوائر متكاملة من ذاكرة الوصول العشوائي الديناميكية على وحدة ذاكرة واحدة، مما يسمح بتركيب ذاكرة بعرض 16 بت أو 32 بت أو 64 بت في وحدة واحدة، دون الحاجة إلى إدخال دوائر متكاملة فردية متعددة. قد تتضمن وحدات الذاكرة أجهزة إضافية للتحقق من التكافؤ أو تصحيح الأخطاء. على مدار تطور أجهزة الكمبيوتر المكتبية، تم تطوير العديد من أنواع وحدات الذاكرة القياسية. قد تحتوي أجهزة الكمبيوتر المحمولة ووحدات ألعاب الفيديو والأجهزة المتخصصة على تنسيقات خاصة بها من وحدات الذاكرة غير قابلة للتبديل مع أجزاء أجهزة الكمبيوتر المكتبية القياسية لأسباب تتعلق بالتغليف أو الملكية الفكرية.

مغروس

تُسمى ذاكرة الوصول العشوائي الديناميكية ( DRAM) المدمجة في دائرة متكاملة مصممة بتقنية مُحسَّنة منطقيًا (مثل دائرة متكاملة خاصة بتطبيق معين ، أو معالج دقيق ، أو نظام كامل على شريحة واحدة ) بذاكرة الوصول العشوائي الديناميكية المدمجة (eDRAM). تتطلب ذاكرة الوصول العشوائي الديناميكية المدمجة تصميمات لخلايا ذاكرة الوصول العشوائي الديناميكية يمكن تصنيعها دون التأثير على تصنيع الترانزستورات سريعة التبديل المستخدمة في المنطق عالي الأداء، وتعديل تقنية المعالجة الأساسية المُحسَّنة منطقيًا لتلائم خطوات التصنيع اللازمة لبناء هياكل خلايا ذاكرة الوصول العشوائي الديناميكية.

الأنواع

بما أن خلية ومصفوفة ذاكرة الوصول العشوائي الديناميكية الأساسية قد حافظت على نفس البنية الأساسية لسنوات عديدة، فإن أنواع ذاكرة الوصول العشوائي الديناميكية تتميز بشكل أساسي بالعديد من الواجهات المختلفة للتواصل مع رقائق ذاكرة الوصول العشوائي الديناميكية.

ذاكرة الوصول العشوائي الديناميكية غير المتزامنة

كانت ذاكرة الوصول العشوائي الديناميكية الأصلية، والمعروفة الآن باسم ذاكرة الوصول العشوائي الديناميكية غير المتزامنة ، أول نوع من ذاكرة الوصول العشوائي الديناميكية المستخدمة. منذ ظهورها في أواخر الستينيات، كانت شائعة الاستخدام في الحوسبة حتى عام 1997 تقريبًا، عندما حلت محلها إلى حد كبير ذاكرة الوصول العشوائي الديناميكية المتزامنة . في الوقت الحاضر، يُعد تصنيع ذاكرة الوصول العشوائي غير المتزامنة نادرًا نسبيًا. [ 59 ]

مبادئ التشغيل

تحتوي شريحة ذاكرة الوصول العشوائي الديناميكية غير المتزامنة على وصلات طاقة، وعدد من مداخل العناوين (عادةً 12 مدخلاً)، وعدد قليل من خطوط البيانات ثنائية الاتجاه (عادةً خط واحد أو أربعة خطوط). وهناك ثلاث إشارات تحكم رئيسية تعمل بمستوى منخفض :

  • RAS ، إشارة عنوان الصف. يتم التقاط مدخلات العنوان عند الحافة الهابطة لإشارة RAS ، ويتم تحديد صف لفتحه. يبقى الصف مفتوحًا طالما أن إشارة RAS منخفضة.
  • CAS ، نبضة عنوان العمود. يتم التقاط مدخلات العنوان عند الحافة الهابطة لـ CAS ، ويتم تحديد عمود من الصف المفتوح حاليًا للقراءة أو الكتابة.
  • إشارة تمكين الكتابة (WE ). تحدد هذه الإشارة ما إذا كانت الحافة الهابطة لـ CAS تمثل قراءة (إذا كانت عالية) أو كتابة (إذا كانت منخفضة). في حالة انخفاضها، يتم التقاط مدخلات البيانات أيضًا عند الحافة الهابطة لـ CAS . أما في حالة ارتفاعها، فيتم تمكين مخرجات البيانات عند الحافة الهابطة لـ CAS ، وتُنتج مخرجات صالحة بعد انتهاء زمن الوصول الداخلي.

تتيح هذه الواجهة تحكمًا مباشرًا في التوقيت الداخلي: فعندما يكون مستوى إشارة RAS منخفضًا، يجب عدم محاولة تنفيذ دورة CAS حتى تستشعر مكبرات الاستشعار حالة الذاكرة، ويجب عدم إعادة مستوى إشارة RAS إلى المستوى العالي حتى يتم تحديث خلايا التخزين. وعندما يكون مستوى إشارة RAS مرتفعًا، يجب أن يبقى مرتفعًا لفترة كافية لإتمام عملية الشحن المسبق.

على الرغم من أن ذاكرة الوصول العشوائي الديناميكية (DRAM) غير متزامنة، إلا أن الإشارات يتم توليدها عادةً بواسطة وحدة تحكم ذاكرة موقوتة، مما يحد من توقيتها إلى مضاعفات دورة ساعة وحدة التحكم.

ولإتمام الصورة، نذكر إشارتي تحكم أخريين ليستا ضروريتين لتشغيل ذاكرة الوصول العشوائي الديناميكية (DRAM)، ولكنهما متوفرتان لتسهيل عمل الأنظمة التي تستخدم ذاكرة الوصول العشوائي الديناميكية:

  • إشارة اختيار الشريحة (CS) . عندما تكون هذه الإشارة عالية، يتم تجاهل جميع المدخلات الأخرى. هذا يُسهّل بناء مصفوفة من شرائح ذاكرة الوصول العشوائي الديناميكية (DRAM) التي تشترك في نفس إشارات التحكم. وكما تستخدم ذاكرة الوصول العشوائي الديناميكية (DRAM) داخليًا خطوط الكلمات لاختيار صف واحد من خلايا التخزين المتصلة بخطوط البتات المشتركة ومضخمات الاستشعار، تُستخدم إشارة اختيار الشريحة (CS) لاختيار صف واحد من شرائح ذاكرة الوصول العشوائي الديناميكية (DRAM) للاتصال بخطوط التحكم والعناوين والبيانات المشتركة.
  • OE ، إشارة تمكين الإخراج. هذه إشارة إضافية (إذا كانت عالية) تمنع الإخراج على منافذ إدخال/ إخراج يمكن توصيل OE بشكل دائم بمستوى منخفض (يتم تمكين الإخراج عندما تكون إشارات CS و RAS و CAS منخفضة و WE عالية)، ولكن في التطبيقات عالية السرعة، يمكن للاستخدام المدروس لـ OE منع التنازع على ناقل البيانات بين شريحتين من ذاكرة الوصول العشوائي الديناميكية (DRAM) متصلتين بنفس خطوط البيانات. على سبيل المثال، من الممكن وجود بنكين متداخلين للذاكرة يتشاركان خطوط العناوين والبيانات، ولكن لكل منهما توصيلات RAS و CAS و WE و OE خاصة به . يمكن لوحدة تحكم الذاكرة بدء قراءة من البنك الثاني أثناء قراءة من البنك الأول، باستخدام إشارتي OE للسماح بظهور نتيجة واحدة فقط على ناقل البيانات في كل مرة.
تحديث RAS فقط

يتم تحديث ذاكرة الوصول العشوائي الديناميكية غير المتزامنة الكلاسيكية عن طريق فتح كل صف بدوره.

تُوزَّع دورات التحديث على كامل فترة التحديث بحيث يتم تحديث جميع الصفوف خلال الفترة المطلوبة. لتحديث صف واحد من مصفوفة الذاكرة باستخدام التحديث RAS فقط (ROR)، يجب اتباع الخطوات التالية:

  1. يجب تطبيق عنوان الصف المراد تحديثه على دبابيس إدخال العنوان.
  2. يجب أن يتحول نظام التنشيط الشبكي (RAS) من مستوى مرتفع إلى مستوى منخفض. يجب أن يبقى نظام التنشيط المركزي (CAS) مرتفعًا.
  3. في نهاية المدة الزمنية المطلوبة، يجب أن يعود مستوى RAS إلى مستوى مرتفع.

يمكن تحقيق ذلك بتوفير عنوان صف ونبضة RAS منخفضة؛ ولا داعي لتنفيذ أي دورات CAS . يلزم وجود عداد خارجي للتكرار على عناوين الصفوف بالتتابع. [ 60 ] في بعض التصاميم، كانت وحدة المعالجة المركزية (CPU) تتولى تحديث ذاكرة الوصول العشوائي (RAM). ولعلّ معالج Zilog Z80 هو المثال الأشهر، إذ يحتوي على عداد صفوف داخلي R يوفر العنوان لدورة تحديث خاصة تُولّد بعد كل جلب للتعليمات. [ 61 ] في أنظمة أخرى، وخاصة الحواسيب المنزلية ، كانت دائرة الفيديو تتولى التحديث كأثر جانبي لمسحها الدوري لمخزن الإطارات . [ 62 ]

CAS قبل تحديث RAS

لتبسيط العملية، تم دمج العداد بسرعة في رقائق ذاكرة الوصول العشوائي الديناميكية (DRAM) نفسها. إذا تم خفض مستوى خط CAS قبل خط RAS (وهي عملية غير مسموح بها عادةً)، فإن ذاكرة الوصول العشوائي الديناميكية تتجاهل مدخلات العنوان وتستخدم عدادًا داخليًا لتحديد الصف المراد فتحه. [ 60 ] [ 63 ] يُعرف هذا بتحديث CAS قبل RAS (CBR). أصبح هذا الشكل القياسي للتحديث في ذاكرة الوصول العشوائي الديناميكية غير المتزامنة، وهو الشكل الوحيد المستخدم عمومًا مع ذاكرة الوصول العشوائي الديناميكية الديناميكية (SDRAM).

تحديث خفي

مع دعم تحديث CAS قبل RAS ، يُمكن إلغاء تفعيل RAS مع إبقاء CAS منخفضًا للحفاظ على إخراج البيانات. إذا تم تفعيل RAS مرة أخرى، فسيتم تنفيذ دورة تحديث CBR بينما تظل مخارج DRAM صالحة. ولأن إخراج البيانات لا ينقطع، يُعرف هذا بالتحديث الخفي . [ 63 ] التحديث الخفي ليس أسرع من القراءة العادية متبوعة بتحديث عادي، ولكنه يحافظ على صلاحية إخراج البيانات أثناء دورة التحديث.

ذاكرة الوصول العشوائي الديناميكية (DRAM) في وضع الصفحة

ذاكرة الوصول العشوائي الديناميكية (DRAM) بنمط الصفحة هي تعديل بسيط على واجهة الجيل الأول من دارة DRAM المتكاملة، حيث تُحسّن أداء عمليات القراءة والكتابة للصف الواحد بتجنب عدم كفاءة إعادة الشحن المسبق وفتح الصف نفسه بشكل متكرر للوصول إلى عمود مختلف. في ذاكرة DRAM بنمط الصفحة، بعد فتح صف عن طريق إبقاء إشارة RAS منخفضة، يمكن إبقاء الصف مفتوحًا، ويمكن إجراء عمليات قراءة أو كتابة متعددة لأي من أعمدة الصف. يبدأ الوصول إلى كل عمود بتقديم عنوان العمود وتفعيل إشارة CAS . بالنسبة للقراءة، بعد تأخير ( t CAC )، تظهر البيانات الصالحة على دبابيس إخراج البيانات، والتي تبقى عند مقاومة عالية (high-Z) قبل ظهور البيانات الصالحة. أما بالنسبة للكتابة، فتُقدّم إشارة تمكين الكتابة وبيانات الكتابة مع عنوان العمود. [ 64 ]

تم لاحقًا تحسين ذاكرة الوصول العشوائي الديناميكية (DRAM) ذات نمط الصفحة بتعديل بسيط قلل زمن الوصول بشكل أكبر. تُسمى ذاكرة الوصول العشوائي الديناميكية التي تتمتع بهذا التحسين بذاكرة الوصول العشوائي الديناميكية السريعة ذات نمط الصفحة ( FPM DRAM ). في ذاكرة الوصول العشوائي الديناميكية ذات نمط الصفحة، لا تلتقط الشريحة عنوان العمود إلا عند تفعيل إشارة CAS ، لذا يبدأ زمن الوصول إلى العمود (حتى يصبح إخراج البيانات صالحًا) عند تفعيل إشارة CAS . في ذاكرة الوصول العشوائي الديناميكية السريعة ذات نمط الصفحة، يمكن توفير عنوان العمود حتى أثناء إلغاء تفعيل إشارة CAS ، ويبدأ زمن الوصول الرئيسي إلى العمود ( tAA ) بمجرد استقرار العنوان. إشارة CAS مطلوبة فقط لتمكين الإخراج (حيث تُثبّت دبابيس إخراج البيانات عند مقاومة عالية أثناء إلغاء تفعيل إشارة CAS )، لذا يتم تقليل الوقت من تفعيل إشارة CAS إلى صلاحية البيانات ( tCAC ) بشكل كبير. [ 65 ] تم تقديم ذاكرة الوصول العشوائي الديناميكية السريعة ذات نمط الصفحة في عام 1986 واستُخدمت مع معالج Intel 80486 .

العمود الثابت هو أحد أشكال وضع الصفحة السريع، حيث لا يلزم تثبيت عنوان العمود، بل يمكن تغيير مدخلات العنوان مع إبقاء CAS منخفضًا، وسيتم تحديث مخرجات البيانات وفقًا لذلك بعد بضع نانوثوانٍ. [ 65 ]

يُعدّ وضع Nibble نمطًا آخر يُمكن فيه الوصول إلى أربعة مواقع متسلسلة داخل الصف بأربع نبضات متتالية من CAS . ويكمن الاختلاف عن وضع الصفحة العادي في أن مدخلات العناوين لا تُستخدم لحواف CAS من الثانية إلى الرابعة، بل تُولّد داخليًا بدءًا من العنوان المُقدّم لحافة CAS الأولى . [ 65 ] تُمكّن العناوين المُتوقعة الشريحة من تجهيز البيانات داخليًا والاستجابة بسرعة فائقة لنبضات CAS اللاحقة .

ذاكرة الوصول العشوائي الديناميكية (DRAM) ذات إخراج البيانات الموسع

وحدة ذاكرة وصول عشوائي ديناميكية (DRAM) من نوع EDO بسعة 16 ميجابايت من إنتاج شركة سامسونج للإلكترونيات 

تم اختراع ذاكرة الوصول العشوائي الديناميكية ذات الإخراج الموسع للبيانات (EDO DRAM) وتسجيل براءة اختراعها في التسعينيات من قبل شركة مايكرون تكنولوجي ، التي قامت لاحقًا بترخيص هذه التقنية للعديد من مصنعي الذاكرة الآخرين. [ 66 ] تُشبه ذاكرة EDO RAM، التي يُشار إليها أحيانًا باسم ذاكرة الوصول العشوائي الديناميكية المُمكّنة بوضع الصفحة الفائقة ، ذاكرة الوصول العشوائي الديناميكية بوضع الصفحة السريعة، مع ميزة إضافية تتمثل في إمكانية بدء دورة وصول جديدة مع الحفاظ على إخراج البيانات من الدورة السابقة نشطًا. يمكن استخدام هذه الميزة لتداخل العمليات إلى حد معين (التوازي) وتحسين الأداء إلى حد ما. [ 67 ] وهي أسرع بنسبة تصل إلى 30% من ذاكرة الوصول العشوائي الديناميكية بوضع الصفحة السريعة [ 68 ] التي بدأت تحل محلها في عام 1995 عندما قدمت إنتل مجموعة شرائح 430FX التي تدعم ذاكرة EDO DRAM. بغض النظر عن تحسينات الأداء، يمكن استخدام وحدات SIMM من نوع FPM وEDO بشكل متبادل في العديد من التطبيقات (وليس جميعها). [ 69 ] [ 70 ]

بتعبير أدق، يبدأ نظام EDO DRAM إخراج البيانات عند الحافة الهابطة لإشارة CAS ، ولكنه لا يُعطّل الإخراج عند ارتفاع إشارة CAS مجددًا. بل يُبقي الإخراج الحالي ساريًا (مما يُطيل مدة إخراج البيانات) حتى يبدأ نظام DRAM بفك تشفير عنوان عمود جديد، إلى أن يتم اختيار بيانات عمود جديد بواسطة حافة هابطة أخرى لإشارة CAS ، أو إلى أن يتم إيقاف الإخراج بواسطة الحافة الصاعدة لإشارة RAS . (أو، في حالات أقل شيوعًا، عند حدوث تغيير في إشارات CS أو OE أو WE ).

أتاحت هذه القدرة على بدء عملية وصول جديدة حتى قبل أن يستقبل النظام بيانات العمود السابق، تصميم وحدات تحكم بالذاكرة قادرة على تنفيذ عملية الوصول CAS (في الصف المفتوح حاليًا) في دورة ساعة واحدة، أو على الأقل في دورتين بدلاً من ثلاث دورات كما كان مطلوبًا سابقًا. وقد ساهمت إمكانيات EDO جزئيًا في تعويض انخفاض الأداء الناتج عن غياب ذاكرة التخزين المؤقت L2 في أجهزة الكمبيوتر الشخصية منخفضة التكلفة. كما افتقرت أجهزة الكمبيوتر المحمولة الأغلى ثمنًا في كثير من الأحيان إلى ذاكرة التخزين المؤقت L2 بسبب قيود الحجم والطاقة، واستفادت بشكل مماثل. حتى بالنسبة للأنظمة المزودة بذاكرة تخزين مؤقت L2، أدى توفر ذاكرة EDO إلى تحسين متوسط ​​زمن استجابة الذاكرة الذي تشهده التطبيقات مقارنةً بتطبيقات FPM السابقة.

أصبحت ذاكرة الوصول العشوائي الديناميكية أحادية الدورة EDO شائعة جدًا في بطاقات الفيديو في أواخر التسعينيات. كانت منخفضة التكلفة للغاية، ومع ذلك كانت فعالة تقريبًا من حيث الأداء مثل ذاكرة الوصول العشوائي للفيديو الأكثر تكلفة.

ذاكرة الوصول العشوائي EDO

تُعدّ ذاكرة الوصول العشوائي الديناميكية ذات النقل المتتابع (BEDO DRAM) تطورًا لذاكرة الوصول العشوائي الديناميكية ذات النقل المتتابع (EDO DRAM)، حيث تُعالج أربعة عناوين ذاكرة في دفعة واحدة، بحد أقصى 5-1-1-1 ، مما يوفر ثلاث دورات ساعة إضافية مقارنةً بذاكرة EDO المُصممة على النحو الأمثل. وقد تحقق ذلك بإضافة عداد عناوين على الشريحة لتتبع العنوان التالي. كما أضافت BEDO مرحلة خط أنابيب تسمح بتقسيم دورة الوصول إلى الصفحة إلى جزأين. أثناء عملية قراءة الذاكرة، يصل الجزء الأول إلى البيانات من مصفوفة الذاكرة إلى مرحلة الإخراج (المُزلاج الثاني). أما الجزء الثاني، فيُشغّل ناقل البيانات من هذا المُزلاج عند مستوى المنطق المناسب. وبما أن البيانات موجودة بالفعل في مُخزن الإخراج المؤقت، يتم تحقيق زمن وصول أسرع (يصل إلى 50% لكتل ​​البيانات الكبيرة) مقارنةً بذاكرة EDO التقليدية.

على الرغم من أن ذاكرة الوصول العشوائي الديناميكية BEDO أظهرت تحسينات إضافية مقارنةً بذاكرة EDO، إلا أنه بحلول وقت توفرها، كان السوق قد استثمر بشكل كبير في ذاكرة الوصول العشوائي الديناميكية المتزامنة، أو SDRAM. [ 71 ] مع أن ذاكرة BEDO كانت متفوقة على SDRAM في بعض النواحي، إلا أن الأخيرة سرعان ما حلت محل BEDO.

ذاكرة الوصول العشوائي الديناميكية المتزامنة

تُجري ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM) تعديلاً جوهرياً على واجهة الذاكرة غير المتزامنة، بإضافة خط ساعة (وخط تمكين الساعة). وتُستقبل جميع الإشارات الأخرى عند الحافة الصاعدة لإشارة الساعة.

لم تعد مدخلات RAS و CAS تعمل كأضواء وامضة، بل أصبحت، إلى جانب WE ، جزءًا من أمر مكون من 3 بتات:

ملخص أوامر ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)
علوم الحاسوبنظام راسCASنحنعنوانيأمر
حxxxxأمر منع (لا عملية)
لحححxلا توجد عملية
لححلxإنهاء عملية القراءة أو الكتابة: إيقاف عملية قراءة أو كتابة جارية.
لحلحعموداقرأ من الصف النشط حاليًا.
لحللعموداكتب إلى الصف النشط حاليًا.
للححصفقم بتفعيل صف للقراءة والكتابة.
للحلxقم بشحن (إلغاء تنشيط) الصف الحالي.
لللحxالتحديث التلقائي: تحديث صف واحد من كل بنك، باستخدام عداد داخلي.
للللوضعسجل وضع التحميل: يحدد ناقل العنوان وضع تشغيل ذاكرة الوصول العشوائي الديناميكية (DRAM).

تم توسيع وظيفة خط OE لتشمل إشارة DQM لكل بايت، والتي تتحكم في إدخال البيانات (الكتابة) بالإضافة إلى إخراج البيانات (القراءة). وهذا يسمح لرقائق DRAM بأن تكون أعرض من 8 بتات مع الاستمرار في دعم الكتابة بدقة البايت .

تظل العديد من معايير التوقيت تحت سيطرة وحدة تحكم ذاكرة الوصول العشوائي الديناميكية (DRAM). على سبيل المثال، يجب أن ينقضي حد أدنى من الوقت بين تنشيط صف وإصدار أمر قراءة أو كتابة. يجب برمجة أحد المعايير المهمة في شريحة ذاكرة الوصول العشوائي الديناميكية (SDRAM) نفسها، وهو زمن استجابة CAS . يمثل هذا الزمن عدد دورات الساعة المسموح بها للعمليات الداخلية بين أمر القراءة وظهور أول كلمة بيانات على ناقل البيانات. يُستخدم أمر سجل وضع التحميل لنقل هذه القيمة إلى شريحة ذاكرة الوصول العشوائي الديناميكية (SDRAM). تشمل المعايير الأخرى القابلة للتكوين طول دفعات القراءة والكتابة، أي عدد الكلمات المنقولة لكل أمر قراءة أو كتابة.

يُعدّ دعم بنوك البيانات الداخلية المتعددة داخل شريحة ذاكرة الوصول العشوائي الديناميكية (DRAM) أهم تغيير، والسبب الرئيسي وراء استبدال ذاكرة الوصول العشوائي الديناميكية غير المتزامنة (SDRAM). فباستخدام بضعة بتات من عنوان البنك المصاحب لكل أمر، يُمكن تنشيط بنك ثانٍ وبدء قراءة البيانات أثناء قراءة البيانات من البنك الأول . ومن خلال التناوب بين البنوك، يُمكن لجهاز SDRAM واحد إبقاء ناقل البيانات مشغولاً باستمرار، وهو ما لا تستطيع ذاكرة الوصول العشوائي الديناميكية غير المتزامنة فعله.

ذاكرة الوصول العشوائي الديناميكية المتزامنة أحادية معدل البيانات

تُعد ذاكرة الوصول العشوائي الديناميكية ذات معدل البيانات الفردي (SDR SDRAM أو SDR) الجيل الأصلي من ذاكرة الوصول العشوائي الديناميكية؛ حيث كانت تقوم بنقل البيانات مرة واحدة لكل دورة ساعة.

ذاكرة الوصول العشوائي الديناميكية المتزامنة ذات معدل نقل البيانات المزدوج

رقاقة ذاكرة DDR-SDRAM من سامسونج بسعة 64 ميجابت

ذاكرة الوصول العشوائي الديناميكية ذات معدل نقل البيانات المزدوج (DDR SDRAM أو DDR) هي تطوير لاحق لذاكرة الوصول العشوائي الديناميكية (SDRAM)، وقد استُخدمت في ذاكرة الحواسيب الشخصية بدءًا من عام 2000. تُرقّم المواصفات اللاحقة بالتسلسل ( DDR2، DDR3، إلخ). تُجري ذاكرة DDR SDRAM داخليًا عمليات وصول مزدوجة العرض بتردد الساعة، وتستخدم واجهة نقل بيانات مزدوجة لنقل نصف البيانات عند كل حافة من حواف الساعة. وقد زاد كل من DDR2 وDDR3 هذا العامل إلى 4 أضعاف و8 أضعاف على التوالي، مما يوفر دفعات من 4 كلمات و8 كلمات على مدى دورتين و4 دورات ساعة على التوالي. يبقى معدل الوصول الداخلي دون تغيير يُذكر (200 مليون في الثانية لذاكرة DDR-400 وDDR2-800 وDDR3-1600)، ولكن كل عملية وصول تنقل كمية أكبر من البيانات.

ذاكرة الوصول العشوائي الديناميكية المباشرة من رامبوس

تم تطوير ذاكرة الوصول العشوائي الديناميكية المباشرة ( DRDRAM ) بواسطة شركة رامبوس. تم دعمها لأول مرة على اللوحات الأم في عام 1999، وكان من المفترض أن تصبح معيارًا صناعيًا، ولكن تفوقت عليها ذاكرة الوصول العشوائي الديناميكية الديناميكية (DDR SDRAM )، مما جعلها قديمة تقنيًا بحلول عام 2003.

ذاكرة الوصول العشوائي الديناميكية ذات زمن الوصول المنخفض

ذاكرة الوصول العشوائي الديناميكية ذات زمن الوصول المنخفض (RLDRAM) هي ذاكرة وصول عشوائي ديناميكية ذات معدل بيانات مزدوج (DDR) عالية الأداء تجمع بين الوصول السريع والعشوائي وعرض النطاق الترددي العالي، وهي مخصصة بشكل أساسي لتطبيقات الشبكات والتخزين المؤقت.

ذاكرة الوصول العشوائي للرسومات

ذاكرة الوصول العشوائي للرسومات هي ذاكرة وصول عشوائي ديناميكية غير متزامنة ومتزامنة مصممة للمهام المتعلقة بالرسومات مثل ذاكرة النسيج ومخازن الإطارات ، وتوجد في بطاقات الفيديو .

فيديو DRAM

ذاكرة الوصول العشوائي للفيديو (VRAM) هي نوع ثنائي المنافذ من ذاكرة الوصول العشوائي الديناميكية (DRAM) التي كانت تستخدم بشكل شائع لتخزين مخزن الإطارات في بعض محولات الرسومات .

ذاكرة الوصول العشوائي الديناميكية (DRAM) للنافذة

ذاكرة الوصول العشوائي الديناميكية للنوافذ (WRAM) هي نوع من ذاكرة الوصول العشوائي للفيديو (VRAM) كانت تُستخدم سابقًا في بطاقات الرسومات مثل ماتروكس ميلينيوم و ATI 3D Rage Pro . صُممت WRAM لتقديم أداء أفضل وتكلفة أقل من VRAM. توفر WRAM نطاقًا تردديًا أكبر بنسبة تصل إلى 25% من VRAM، وتُسرّع العمليات الرسومية الشائعة الاستخدام مثل رسم النصوص وتعبئة الكتل. [ 72 ]

ذاكرة الوصول العشوائي الديناميكية متعددة البنوك

MoSys MDRAM MD908

ذاكرة الوصول العشوائي الديناميكية متعددة البنوك (MDRAM) هي نوع متخصص من ذاكرة الوصول العشوائي الديناميكية (DRAM) طورتها شركة MoSys . تتكون من بنوك ذاكرة صغيرة بسعة 256 كيلوبايت ، تعمل بطريقة متداخلة ، مما يوفر نطاقات تردد مناسبة لبطاقات الرسومات بتكلفة أقل من أنواع الذاكرة الأخرى مثل SRAM . كما تتيح MDRAM إجراء عمليات على بنكين في دورة ساعة واحدة، مما يسمح بالوصول المتزامن المتعدد إذا كانت عمليات الوصول مستقلة. استُخدمت MDRAM بشكل أساسي في بطاقات الرسومات، مثل تلك التي تحتوي على شرائح Tseng Labs ET6x00. غالبًا ما كانت اللوحات التي تعتمد على هذه الشريحة تتمتع بسعة غير معتادة تبلغ 2.25 ميجابايت نظرًا لسهولة تنفيذ MDRAM بهذه السعات. كانت بطاقة الرسومات المزودة بذاكرة MDRAM بسعة 2.25 ميجابايت كافية لتوفير ألوان 24 بت بدقة 1024 × 768 ، وهي دقة شائعة جدًا في ذلك الوقت.

ذاكرة الوصول العشوائي للرسومات المتزامنة

ذاكرة الوصول العشوائي الرسومية المتزامنة (SGRAM) هي نوع متخصص من ذاكرة الوصول العشوائي الديناميكية (SDRAM) لوحدات معالجة الرسومات. تُضيف هذه الذاكرة وظائف مثل إخفاء البتات (الكتابة إلى مستوى بت مُحدد دون التأثير على المستويات الأخرى) وكتابة الكتل (ملء كتلة من الذاكرة بلون واحد). على عكس ذاكرة الوصول العشوائي للفيديو (VRAM) وذاكرة الوصول العشوائي للكتابة (WRAM)، فإن SGRAM أحادية المنفذ. ومع ذلك، يمكنها فتح صفحتين من الذاكرة في وقت واحد، مما يُحاكي طبيعة المنفذين لتقنيات ذاكرة الوصول العشوائي للفيديو الأخرى.

رسومات SDRAM بمعدل بيانات مزدوج

حزمة Qimonda GDDR3 SDRAM بسعة 512 ميجابت
داخل عبوة سامسونج GDDR3 بسعة 256 ميجابت

ذاكرة الوصول العشوائي الديناميكية ذات معدل نقل البيانات المزدوج (GDDR) هي نوع متخصص من ذاكرة الوصول العشوائي الديناميكية ذات معدل نقل البيانات المزدوج (DDR SDRAM ) مصمم للاستخدام كذاكرة رئيسية لوحدات معالجة الرسومات (GPUs). تختلف ذاكرة GDDR SDRAM عن أنواع ذاكرة DDR SDRAM الشائعة مثل DDR3، على الرغم من اشتراكها في بعض التقنيات الأساسية. تتمثل خصائصها الرئيسية في ترددات ساعة أعلى لكل من نواة ذاكرة الوصول العشوائي الديناميكية وواجهة الإدخال/الإخراج، مما يوفر نطاقًا تردديًا أكبر للذاكرة لوحدات معالجة الرسومات. وبحلول عام 2025، كان هناك ثمانية أجيال متتالية من ذاكرة GDDR: GDDR2 ، وGDDR3 ، وGDDR4 ، وGDDR5 ، و GDDR5X ، وGDDR6 ، و GDDR6X ، و GDDR7 .

ذاكرة الوصول العشوائي شبه الثابتة

ذاكرة وصول عشوائي شبه ثابتة عالية السرعة من نوع CMOS بسعة 1 ميغابت ، من إنتاج شركة توشيبا

ذاكرة الوصول العشوائي شبه الثابتة (PSRAM أو PSDRAM) هي ذاكرة وصول عشوائي ديناميكية مزودة بدوائر مدمجة للتحديث والتحكم في العناوين، مما يجعلها تعمل بشكل مشابه لذاكرة الوصول العشوائي الثابتة (SRAM). فهي تجمع بين الكثافة العالية لذاكرة الوصول العشوائي الديناميكية وسهولة استخدام ذاكرة الوصول العشوائي الثابتة الحقيقية. وقد استُخدمت ذاكرة الوصول العشوائي شبه الثابتة في هاتف Apple iPhone 3G وأنظمة مضمنة أخرى مثل منصة XFlar. [ 73 ]

تحتوي بعض مكونات ذاكرة الوصول العشوائي الديناميكية (DRAM) على وضع التحديث الذاتي . ورغم أن هذا الوضع يتضمن نفس المنطق المستخدم في التشغيل شبه الثابت، إلا أنه غالبًا ما يُعادل وضع الاستعداد. ويُوفر هذا الوضع أساسًا لتمكين النظام من إيقاف تشغيل وحدة تحكم ذاكرة الوصول العشوائي الديناميكية (DRAM) لتوفير الطاقة دون فقدان البيانات المخزنة فيها، بدلًا من السماح بالتشغيل دون وحدة تحكم منفصلة كما هو الحال في ذاكرة الوصول العشوائي شبه الثابتة (PSRAM) المذكورة سابقًا.

باعت شركة MoSys نسخةً مدمجةً من ذاكرة PSRAM تحت اسم 1T - SRAM . وهي عبارة عن مجموعة من وحدات DRAM صغيرة مزودة بذاكرة تخزين مؤقتة SRAM أمامية، مما يجعلها تعمل بشكل مشابه لذاكرة SRAM الحقيقية. وتُستخدم هذه الذاكرة في أجهزة ألعاب الفيديو Nintendo GameCube و Wii .

تُعد ذاكرة HyperRAM من شركة Cypress Semiconductor [ 74 ] نوعًا من ذاكرة PSRAM التي تدعم واجهة HyperBus ذات 8 دبابيس المتوافقة مع JEDEC [ 75 ] أو واجهة Octal xSPI.

انظر أيضاً

مراجع

  1. ↑ "كيفية فتح شريحة إلكترونية وماذا يوجد بداخلها؟  : ZeptoBars" . ١٥ نوفمبر ٢٠١٢. مؤرشف من الأصل في ١٤ مارس ٢٠١٦. تم الاطلاع عليه في ٢ أبريل ٢٠١٦. Micron MT4C1024 - ذاكرة وصول عشوائي ديناميكية (RAM) بسعة ١ ميبيبت (٢٢٠ بت). استُخدمت على نطاق واسع في أجهزة الكمبيوتر من طراز ٢٨٦ و٣٨٦، أوائل التسعينيات. حجم الشريحة: ٨٦٦٢ × ٣٩٦٩ ميكرومتر.
  2. ↑ "NeXTServiceManualPages1-160" (PDF) . تم الاطلاع عليه بتاريخ 2022-03-09 .
  3. ↑ "هل يُعيق كبار موردي ذاكرة الوصول العشوائي الديناميكية (DRAM) الطلب عليها؟" . www.icinsights.com . مؤرشف من الأصل بتاريخ 16 أبريل 2018. تم الاطلاع عليه بتاريخ 16 أبريل 2018 .
  4. ↑ EETimes؛ هيلسون، غاري (2018-09-20). "ازدهار وانهيار سوق ذاكرة الوصول العشوائي الديناميكية (DRAM) أمرٌ معتاد" . EETimes . تم الاطلاع عليه بتاريخ 2022-08-03 .
  5. ↑ "جدول زمني لارتفاع أسعار الذاكرة ربع سنويًا في عام 2026 | Sourceability" . sourceability.com . تم الاطلاع عليه بتاريخ 5 أبريل 2026 .
  6. ↑ كوبلاند، ب. جاك (2010). كولوسوس: أسرار حواسيب فك الشفرات في بليتشلي بارك . مطبعة جامعة أكسفورد. ص 301. ISBN  978-0-19-157366-8.
  7. ↑ "ورقة مواصفات جهاز توشيبا "توسكال" BC-1411" . www.oldcalculatormuseum.com . مؤرشف من الأصل بتاريخ 3 يوليو 2017. تم الاطلاع عليه بتاريخ 8 مايو 2018 .
  8. ↑ "آلة حاسبة توسكال BC-1411" . متحف العلوم، لندن . مؤرشفة من الأصل بتاريخ 29-07-2017.
  9. ↑ "آلة حاسبة مكتبية من توشيبا "توسكال" BC-1411" . مؤرشفة من الأصل بتاريخ 20-05-2007.
  10. ↑ "دائرة الذاكرة" . براءات اختراع جوجل . تم الاطلاع عليه بتاريخ 18 يونيو 2023 .
  11. ↑ "1966: ذاكرة الوصول العشوائي لأشباه الموصلات تلبي احتياجات التخزين عالية السرعة" . متحف تاريخ الحاسوب .
  12. ↑ "ذاكرة الوصول العشوائي الديناميكية" . IBM100 . IBM . 9 أغسطس 2017. تم الاطلاع عليه في 20 سبتمبر 2019 .
  13. ↑ "IBM100 — DRAM" . IBM . 9 أغسطس 2017.
  14. ↑ "روبرت دينارد" . موسوعة بريتانيكا . سبتمبر 2023.
  15. 1 2 "1970: أشباه الموصلات تتنافس مع النوى المغناطيسية" . متحف تاريخ الحاسوب .
  16. ↑ US3387286A ، دينارد، روبرت هـ، "ذاكرة ترانزستور تأثير المجال"، صدرت في 4 يونيو 1968 
  17. ↑ ماري بيليس (23 فبراير 2018). "من اخترع شريحة ذاكرة الوصول العشوائي الديناميكية Intel 1103؟" . ThoughtCo . تم ​​الاطلاع عليه بتاريخ 27 فبراير 2018 .{{cite web}}: CS1 maint: deprecated archiveal service ( link )
  18. ↑ "نسخة مؤرشفة" (PDF) . مؤرشفة من الأصل (PDF) بتاريخ 16 يناير 2014. تم الاطلاع عليها بتاريخ 15 يناير 2014 .{{cite web}}: CS1 maint: archived copy as title ( link )
  19. ↑ شريف، كين (نوفمبر 2020). "الهندسة العكسية لشريحة ذاكرة الوصول العشوائي الديناميكية الكلاسيكية MK4116 ذات 16 كيلوبت" .
  20. ↑ بروبستينغ، روبرت (14 سبتمبر 2005). "التاريخ الشفوي لروبرت بروبستينغ" (ملف PDF) . مقابلة أجراها هندري، غاردنر. متحف تاريخ الحاسوب. X3274.2006.
  21. ↑ "اندلاع حرب أشباه الموصلات بين اليابان والولايات المتحدة" (ملف PDF) . مؤرشف من الأصل (ملف PDF) بتاريخ 29-02-2020.
  22. ↑ نيستر، ويليام ر. (2016). السياسة الصناعية الأمريكية: أسواق حرة أم أسواق مُدارة؟ . سبرينغر. ص 115. ISBN  978-1-349-25568-9.
  23. ↑ سانجر، ديفيد إي. (3 أغسطس 1985). "الكشف عن 'إغراق' اليابان للرقائق الإلكترونية" . نيويورك تايمز .
  24. ↑ ووتات، دونالد (4 نوفمبر 1985). "إدانة 6 شركات يابانية مصنعة للرقائق الإلكترونية بتهمة الإغراق" . صحيفة لوس أنجلوس تايمز .
  25. ↑ "مزيد من الشركات اليابانية متهمة: الولايات المتحدة تزعم أن 5 شركات أغرقت السوق بالرقائق" . لوس أنجلوس تايمز . 1986.
  26. ↑ سانجر، ديفيد إي. (3 نوفمبر 1987). "انتهاء إغراق السوق اليابانية بالرقائق الإلكترونية، بحسب ما توصلت إليه الولايات المتحدة" . صحيفة نيويورك تايمز .
  27. ↑ "التصميم الإلكتروني" . التصميم الإلكتروني . 41 ( 15-21 ). شركة هايدن للنشر. 1993. أول ذاكرة وصول عشوائي ديناميكية متزامنة تجارية، سامسونج 16 ميغابت KM48SL2000، تستخدم بنية بنك واحد تسمح لمصممي الأنظمة بالانتقال بسهولة من الأنظمة غير المتزامنة إلى الأنظمة المتزامنة.
  28. ↑ "ورقة بيانات KM48SL2000-7" . سامسونج . أغسطس 1992. تم الاطلاع عليها في 19 يونيو 2019 .
  29. ↑ "شركة سامسونج للإلكترونيات تُطوّر أول ذاكرة SDRAM بسعة 128 ميجابايت مع خيار تصنيع DDR/SDR" . سامسونج للإلكترونيات . سامسونج . 10 فبراير 1999. تاريخ الاطلاع: 23 يونيو 2019 .
  30. ↑ كوريكو مياكي (2001). "شركات تصنيع الرقائق اليابانية تقول إنها تشتبه في قيام الشركات الكورية بالإغراق" . سي إن إن.
  31. ↑ "شركات تصنيع الرقائق اليابانية تشتبه في إغراق السوق من قبل الشركات الكورية" . ITWorld . 2001.
  32. ↑ "تحقيق في أسعار ذاكرة الوصول العشوائي الديناميكية في اليابان يستهدف شركتي هاينكس وسامسونج" . EETimes. 2001.
  33. ↑ "ذاكرة الوصول العشوائي الديناميكية الكورية تجد نفسها مستبعدة من السوق اليابانية" . Phys.org. 2006.
  34. ↑ سميث، توني. "صناع الذاكرة يتضررون من مزاعم التلاعب بالأسعار" . ذا ريجستر . مؤرشف من الأصل بتاريخ 25 يوليو 2008. تم الاطلاع عليه بتاريخ 1 أغسطس 2007 .
  35. ↑ "المحاضرة 12: أساسيات ذاكرة الوصول العشوائي الديناميكية" (ملف PDF) . utah.edu . 17 فبراير 2011. مؤرشف (ملف PDF) من النسخة الأصلية بتاريخ 16 يونيو 2015. تم الاطلاع عليه بتاريخ 10 مارس 2015 .
  36. ↑ ديفيد أوغست (23 نوفمبر 2004). "المحاضرة 20: تقنية الذاكرة" (ملف PDF) . cs.princeton.edu . الصفحات 3-5 . مؤرشف من النسخة الأصلية (ملف PDF) بتاريخ 19 مايو 2005. تاريخ الاطلاع: 10 مارس 2015 . 
  37. 1 2 3 4 5 6 7 8 9 كيث وآخرون 2007 ، الصفحات 24-30 
  38. ↑ هالدرمان وآخرون (2008). "لئلا نتذكر: هجمات إعادة التشغيل البارد على مفاتيح التشفير" . أمن USENIX . مؤرشف من الأصل بتاريخ 2015-01-05. 
  39. ↑ "ورقة بيانات ذاكرة الوصول العشوائي الديناميكية EDO من Micron بسعة 4 ميجا × 4" (ملف PDF) . micron.com . مؤرشفة من الأصل (ملف PDF) بتاريخ 27 سبتمبر 2007. تم الاطلاع عليها بتاريخ 8 مايو 2018 .
  40. ↑ "Corsair CMX1024-3200 (1 جيجابايت، وحدة ذاكرة DDR SDRAM غير مخزنة مؤقتًا ثنائية البنوك)" (ملف PDF) . ديسمبر 2003. مؤرشف من النسخة الأصلية (ملف PDF) في 11 سبتمبر 2008. 
  41. ↑ "مجموعة ذاكرة Corsair TWINX1024-3200XL ثنائية القناة" (ملف PDF) . مايو 2004. مؤرشف من الأصل (ملف PDF) في 7 ديسمبر 2006.
  42. ↑ كيث وآخرون، 2007 ، ص 22 
  43. ↑ كيث وآخرون، 2007 ، ص 24 
  44. ↑ "مرجع الصوت الاحترافي" . تم الاطلاع عليه بتاريخ 2024-08-08 .
  45. ↑ ساليس، جان ميشيل (20 يونيو 2002). مبادئ مفهوم ذاكرة الوصول الديناميكي 1 تيرابايت على نظام SOI (ملف PDF) . اجتماع مجموعة نمذجة MOS واستخراج المعلمات. فروتسواف، بولندا. مؤرشف من الأصل (ملف PDF) بتاريخ 29 نوفمبر 2007. تم الاطلاع عليه بتاريخ 7 أكتوبر 2007 .
  46. ↑ ف. موريشيتا وآخرون (21 سبتمبر 2005). "ذاكرة وصول عشوائي ثنائية الترانزستور بدون مكثفات (TTRAM) على SOI". وقائع مؤتمر IEEE للدوائر المتكاملة المخصصة لعام 2005. المجلد: مؤتمر الدوائر المتكاملة المخصصة 2005. الصفحات 428-431 . doi : 10.1109/CICC.2005.1568699 . ISBN    978-0-7803-9023-2. S2CID 14952912 . 
  47. ↑ ج. بارك وآخرون، المؤتمر الدولي للموسيقى الإلكترونية 2015.
  48. ↑ "ذاكرة ECC DRAM - الذاكرة الذكية" . intelligentmemory.com . مؤرشف من الأصل بتاريخ 23-12-2014 . تم الاطلاع عليه بتاريخ 16-01-2015 .
  49. ↑ ماستيبورام، ريتيش؛ وي، إدوين سي (30 سبتمبر 2004). "تأثير الأخطاء العابرة على موثوقية النظام" . EDN . شركة سايبرس لأشباه الموصلات. مؤرشف من الأصل في 16 أبريل 2007.
  50. ↑ بوروتسكي، "مقارنة معدلات الخطأ العابر لذاكرة الوصول العشوائي الديناميكية المتسارعة المقاسة على مستوى المكونات والنظام"، الندوة الدولية السنوية السادسة والأربعون لفيزياء الموثوقية، فينيكس، 2008، الصفحات 482-487
  51. ↑ شرودر، بيانكا وآخرون (2009). "أخطاء ذاكرة الوصول العشوائي الديناميكية في الواقع العملي: دراسة ميدانية واسعة النطاق". مؤرشف بتاريخ 10 مارس 2015 في أرشيف الإنترنت . وقائع المؤتمر الدولي الحادي عشر المشترك حول قياس ونمذجة أنظمة الحاسوب ، الصفحات 193-204.
  52. ↑ "قياس أخطاء الذاكرة العابرة في أنظمة الإنتاج" . www.ece.rochester.edu . مؤرشف من الأصل بتاريخ 14 فبراير 2017. تم الاطلاع عليه بتاريخ 8 مايو 2018 .
  53. ↑ "عيوب ذاكرة الوصول العشوائي الديناميكية (DRAM) الخطيرة - وكيف تُعطّل أجهزة الكمبيوتر - مجلة IEEE Spectrum" . مؤرشف من الأصل بتاريخ 24 نوفمبر 2015. تم الاطلاع عليه بتاريخ 24 نوفمبر 2015 .
  54. ^ لي هوانغ. شين تشو (2010). ""تقييم واقعي لأخطاء أجهزة الذاكرة وحساسية أنظمة البرمجيات". مؤتمر Usenix التقني السنوي 2010 (ملف PDF) . مؤرشف (ملف PDF) من النسخة الأصلية بتاريخ 15 مايو 2015.
  55. ↑ "الدورات والخلايا والأقراص: تحليل تجريبي لأعطال الأجهزة في مليون جهاز كمبيوتر شخصي للمستهلكين. وقائع المؤتمر السادس لأنظمة الحاسوب (EuroSys '11). الصفحات 343-356" (ملف PDF) . 2011. مؤرشف (ملف PDF) من النسخة الأصلية بتاريخ 14 نوفمبر 2012.
  56. 1 2 "مركز سياسات تكنولوجيا المعلومات » لئلا نتذكر: هجمات إعادة التشغيل البارد على مفاتيح التشفير" . مؤرشف من الأصل في 22 يوليو 2011. 080222 citp.princeton.edu
  57. ↑ شيك، ليف ز.؛ غيرتان، ستيفن م.؛ سويفت، غاري م. (ديسمبر 2000). "تحليل تأثيرات الإشعاع على خلايا ذاكرة الوصول العشوائي الديناميكية الفردية". معاملات IEEE في العلوم النووية . 47 (6): 2534-2538 . رمز Bibcode : 2000ITNS...47.2534S . doi : 10.1109/23.903804 . ISSN 0018-9499 . 
  58. ↑ يونغو كيم؛ روس دالي؛ جيريمي كيم؛ كريس فالين؛ جي هاي لي؛ دونغهيوك لي؛ كريس ويلكرسون؛ كونراد لاي؛ أونور موتلو (24 يونيو 2014). "قلب البتات في الذاكرة دون الوصول إليها: أخطاء اضطراب ذاكرة الوصول العشوائي الديناميكية" (ملف PDF) . ece.cmu.edu . مؤرشف (ملف PDF) من الأصل بتاريخ 26 مارس 2015. تم الاطلاع عليه بتاريخ 10 مارس 2015 .
  59. ↑ إيان بول. "أساسيات ذاكرة SDRAM ودليلها التعليمي" . مؤرشف من الأصل بتاريخ 27 فبراير 2018. تم الاطلاع عليه بتاريخ 26 فبراير 2018 .
  60. 1 2 فهم عملية ذاكرة الوصول العشوائي الديناميكية (ملف PDF) (مذكرة تطبيقية). شركة IBM . ديسمبر 1996. مؤرشف من النسخة الأصلية (ملف PDF) بتاريخ 29 أغسطس 2017.
  61. ↑ وحدة المعالجة المركزية Z80 (ملف PDF) (دليل المستخدم). 2016. ص 3. UM008011-0816. 
  62. ↑ "ما هو تحديث ذاكرة الوصول العشوائي الديناميكية (DRAM) ولماذا يتأثر به تصميم ذاكرة الفيديو الغريب في جهاز Apple II؟" . 3 مارس 2020.
  63. 1 2 طرق مختلفة لتحديث ذاكرة الوصول العشوائي الديناميكية (ملف PDF) (مذكرة فنية). شركة مايكرون للتكنولوجيا . 1994. TN-04-30. مؤرشف من الأصل (ملف PDF) بتاريخ 2011-10-03.
  64. ↑ كيث وآخرون، 2007 ، ص 13 
  65. 1 2 3 كيث وآخرون 2007 ، ص 14 
  66. ↑ إس. مولر (2004). ترقية وإصلاح أجهزة الكمبيوتر المحمولة . كيو؛ طبعة هار/سي دي آر. ص 221. رقم ISBN  9780789728005.
  67. ↑ وضع الصفحة الفائقة (EDO) (ملف PDF) (ملاحظة تطبيقية). شركة IBM . 6 يونيو 1996. مؤرشف من الأصل (ملف PDF) بتاريخ 2 ديسمبر 2021. يمكن توفير عنوان جديد لدورة الوصول التالية قبل إكمال الدورة الحالية. وبالتالي، يمكن تقصير عرض نبضة CAS وتقليل زمن الدورة بشكل كبير.
  68. ↑ لين، ألبرت (20 ديسمبر 1999). "درجات الذاكرة، الموضوع الأكثر إرباكًا" . Simmtester.com . CST, Inc. مؤرشف من الأصل في 12 أغسطس 2020. تم الاطلاع عليه في 1 نوفمبر 2017. لذا، بالنسبة لنفس الجزء -60، فإن ذاكرة EDO DRAM أسرع بنحو 30% من ذاكرة FPM DRAM في ذروة معدل نقل البيانات.
  69. ↑ هوانغ، أندرو (14 سبتمبر 1996). "أسئلة وأجوبة حول ذاكرة الوصول العشوائي (RAM) الخاصة بـ Bunnie" . مؤرشف من الأصل في 12 يونيو 2017.
  70. ↑ كوبو، فينود؛ جاكوب، بروس؛ ديفيس، برايان؛ مودج، تريفور (نوفمبر 2001). "ذاكرة الوصول العشوائي الديناميكية عالية الأداء في بيئات محطات العمل" (ملف PDF) . مجلة IEEE للمعاملات الحاسوبية . 50 (11): 1133-1153 . رمز Bibcode : 2001ITCmp..50.1133C . doi : 10.1109/12.966491 . hdl : 1903/7456 . مؤرشف (ملف PDF) من الأصل في 8 أغسطس 2017. تم الاطلاع عليه في 2 نوفمبر 2017 .
  71. ↑ كينت، دين (24 أكتوبر 1998). "دليل ذاكرة الوصول العشوائي Burst EDO (BEDO) | Tom's Hardware" . Tomshardware.com . تم الاطلاع عليه بتاريخ 9 مارس 2022 .
  72. ↑ "ذاكرة الوصول العشوائي لنظام التشغيل ويندوز (WRAM)" . مؤرشف من الأصل بتاريخ 2010-01-02.
  73. ↑ مانيون، باتريك (12 يوليو 2008). "نظرة فاحصة - تحديث: الكشف عن هاتف آيفون 3G من آبل" . EETimes .{{cite news}}: CS1 maint: deprecated archiveal service ( link )
  74. ↑ "psRAM(HyperRAM)" . شركة Cypress لأشباه الموصلات.
  75. ↑ "هايبربوس" . شركة سايبرس لأشباه الموصلات.

للمزيد من القراءة