توقيتات الذاكرة

📅 آخر تحديث: ٢٣ يوليو ٢٠٢٦
✍️ نُشر في: ٢٣ يوليو ٢٠٢٦
الموسوعة الحرة

تصف توقيتات الذاكرة أو توقيتات ذاكرة الوصول العشوائي (RAM) معلومات التوقيت الخاصة بوحدة الذاكرة أو ذاكرة LPDDRx المدمجة. ونظرًا لخصائص الدوائر المتكاملة واسعة النطاق (VLSI) والإلكترونيات الدقيقة، تحتاج رقائق الذاكرة إلى وقت لتنفيذ الأوامر بالكامل. يؤدي تنفيذ الأوامر بسرعة كبيرة إلى تلف البيانات وعدم استقرار النظام. مع وجود وقت مناسب بين الأوامر، تُتاح لوحدات/رقائق الذاكرة فرصة تبديل الترانزستورات بالكامل، وشحن المكثفات، وإرسال المعلومات بشكل صحيح إلى وحدة تحكم الذاكرة. ولأن أداء النظام يعتمد على سرعة استخدام الذاكرة، فإن هذا التوقيت يؤثر بشكل مباشر على أداء النظام.

يُشار عادةً إلى توقيت ذاكرة الوصول العشوائي الديناميكية المتزامنة الحديثة (SDRAM) باستخدام أربعة معايير: CL و TRCD و TRP و TRAS بوحدات دورات الساعة ؛ وتُكتب عادةً على شكل أربعة أرقام مفصولة بشرطات، مثل 7-8-8-24. وتشمل الاختلافات ما يلي :

  • غالباً ما يتم حذف العنصر الرابع (t RAS ).
  • أو يتم أحيانًا إضافة معدل خامس ، وهو معدل القيادة (عادة 2T أو ​​1T، ويكتب أيضًا 2N أو 1N أو CR2).

تُحدد هذه المعايير (كجزء من نظام أكبر) زمن استجابة الساعة لبعض الأوامر المحددة المُرسلة إلى ذاكرة الوصول العشوائي . تشير الأرقام المنخفضة إلى فترة انتظار أقصر بين الأوامر (مُقاسة بدورات الساعة ). كما تحتوي أنظمة إنتل على Gear 2 (النوع 0) و Gear 4 (النوع 1).

اسمرمزتعريف
زمن استجابة CASسي إلعدد الدورات بين إرسال عنوان عمود إلى الذاكرة وبداية البيانات استجابةً لذلك. هذا هو عدد الدورات اللازمة لقراءة أول بت من ذاكرة الوصول العشوائي الديناميكية (DRAM) مع فتح الصف الصحيح مسبقًا. على عكس الأرقام الأخرى، هذا ليس حدًا أدنى، بل هو رقم دقيق يجب الاتفاق عليه بين وحدة تحكم الذاكرة والذاكرة نفسها.
تأخير عنوان الصف إلى عنوان العمودT RCDالحد الأدنى لعدد دورات الساعة اللازمة بين فتح صف من الذاكرة والوصول إلى الأعمدة داخله. زمن قراءة أول بت من ذاكرة الوصول العشوائي الديناميكية (DRAM) بدون صف نشط هو T RCD + CL.

تقوم بعض وحدات التحكم في الذاكرة بتقسيم هذا إلى قيمتين، T RCDwr (للكتابة) و T RCDrd (للقراءة).

وقت شحن الصفتي آر بيالحد الأدنى لعدد دورات الساعة المطلوبة بين إصدار أمر الشحن المسبق وفتح الصف التالي. زمن قراءة أول بت من ذاكرة الوصول العشوائي الديناميكية (DRAM) مع فتح الصف الخطأ هو T RP + T RCD + CL.
وقت نشاط الصفتراس​الحد الأدنى لعدد دورات الساعة المطلوبة بين إصدار أمر تنشيط الصف وإصدار أمر الشحن المسبق. هذا هو الوقت اللازم لتحديث الصف داخليًا، ويتداخل مع زمن دورة الساعة ( TRCD) . في وحدات ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)، يكون ببساطة زمن دورة الساعة ( TRCD) + زمن الشحن (CL). أما في الحالات الأخرى، فيكون مساويًا تقريبًا لزمن دورة الساعة (TRCD) + ضعف زمن الشحن (2×CL).
ملحوظات:
  • RAS  : نبضة عنوان الصف، وهو مصطلح متبقٍ من ذاكرة الوصول العشوائي الديناميكية غير المتزامنة.
  • CAS  : نبضة عنوان العمود، وهو مصطلح متبقٍ من ذاكرة الوصول العشوائي الديناميكية غير المتزامنة.
  • زمن استعادة الكتابة (T WR)  : هو الوقت الذي يجب أن ينقضي بين آخر أمر كتابة إلى صف وشحنه مسبقًا. عمومًا، زمن استعادة الكتابة (TRAS) ≈ زمن استعادة الكتابة (RCD) + زمن استعادة الكتابة (T WR) .
  • زمن دورة الصف (T RC)  : T RC ≥ T RAS + T RP .

يتحدد زمن الاستجابة المطلق (وبالتالي أداء النظام) من خلال كلٍ من التوقيتات وتردد ساعة الذاكرة. عند ترجمة توقيتات الذاكرة إلى زمن استجابة فعلي، تُقاس التوقيتات بوحدات دورات الساعة ، والتي تُعادل نصف سرعة معدل النقل المُعلن عنه عادةً في حالة الذاكرة ذات معدل نقل البيانات المزدوج . وبدون معرفة تردد الساعة، يستحيل تحديد ما إذا كانت مجموعة من التوقيتات "أسرع" من أخرى.

على سبيل المثال، تتميز ذاكرة DDR3-2000  بتردد ساعة يبلغ 1000 ميجاهرتز، مما ينتج عنه دورة ساعة مدتها 1  نانوثانية. مع هذا  التردد، يكون زمن استجابة CAS هو 7، أي أن زمن استجابة CAS المطلق هو 7  نانوثانية. قد يكون لذاكرة DDR3-2666 الأسرع (  بتردد ساعة يبلغ 1333 ميجاهرتز، أو 0.75  نانوثانية بالضبط؛ حيث تم تقريب الرقم 1333) زمن استجابة CAS أكبر يبلغ 9، ولكن عند تردد ساعة يبلغ 1333  ميجاهرتز، فإن الوقت اللازم لانتظار 9 دورات ساعة هو 6.75  نانوثانية فقط. لهذا السبب، فإن زمن استجابة CAS المطلق لذاكرة DDR3-2666 CL9 أقل من زمن استجابة CAS المطلق لذاكرة DDR3-2000 CL7.

مواعيد إضافية

بالنسبة لذاكرة DDR3 والإصدارات الأحدث (DDR4، DDR5)، فإن التوقيتات الأربعة المذكورة سابقًا ليست التوقيتات الوحيدة ذات الصلة، وهي تُعطي لمحةً موجزةً جدًا عن أداء الذاكرة. تُخزَّن التوقيتات الكاملة، التي تم التحقق منها من قِبل الشركة المصنعة، لوحدة الذاكرة داخل شريحة الكشف التسلسلي عن وجود الإشارة (SPD) الخاصة بالوحدة. في وحدات DIMM من نوع DDR3 و DDR4 ، تكون هذه الشريحة عبارة عن شريحة ذاكرة فلاش PROM أو EEPROM ، وتحتوي على تنسيق بيانات جدول التوقيت الموحد وفقًا لمعيار JEDEC . راجع مقالة SPD للاطلاع على تخطيط الجدول بين إصدارات DDR المختلفة، وأمثلة على معلومات توقيت الذاكرة الأخرى الموجودة على هذه الشرائح.

تحتوي بعض وحدات الذاكرة DIMM على ملفات تعريف مُعتمدة لرفع تردد التشغيل في واجهة SPD باستخدام تنسيقات XMP أو Expo. تُشير هذه الملفات إلى معلومات توقيت أسرع (وفولتيات أعلى) تحققت الشركة المصنعة من توافقها مع الوحدة: تميل الفولتيات الأعلى إلى تقليل زمن استجابة الذاكرة (زمن الاستقرار) على حساب زيادة إنتاج الحرارة. قد يسمح نظام BIOS في جهاز الكمبيوتر للمستخدم بالاختيار بين ملفات تعريف JEDEC أو ملفات تعريف XMP/Expo، أو تحديد تعديلات التوقيت الخاصة به بهدف زيادة الأداء (مع احتمال انخفاض الاستقرار).

في معالجات Alder Lake وما بعدها، لم يعد tRCD و tRP مرتبطين، بينما في السابق لم تكن Intel تسمح بتعيينهما على قيم مختلفة.

قدمت ذاكرة DDR4 دعمًا لتقنية FGR (التحديث الدقيق الحبيبي)، مع توقيتات tRFC2 و tRFC4 الخاصة بها، بينما احتفظت ذاكرة DDR5 بتوقيت tRFC2 فقط. [ 1 ]

العلاقة بعرض النطاق الترددي

يقيس عرض نطاق الذاكرة معدل نقل البيانات، وهو محدود عمومًا بمعدل النقل وليس بزمن الاستجابة. من خلال التداخل في الوصول إلى بنوك الذاكرة الداخلية المتعددة لذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)، يُمكن نقل البيانات باستمرار بأقصى معدل نقل. قد يؤدي زيادة عرض النطاق إلى زيادة زمن الاستجابة. على وجه الخصوص، يتميز كل جيل لاحق من ذاكرة DDR بمعدلات نقل أعلى، لكن زمن الاستجابة المطلق لا يتغير بشكل ملحوظ، وخاصة عند ظهور الجيل الجديد لأول مرة في السوق، حيث يكون زمن الاستجابة أطول من سابقه. كما أن بنية المعالجات المركزية (CPU) والأخطاء البرمجية فيها قد تؤثر على زمن الاستجابة.

قد يؤدي رفع عرض نطاق الذاكرة، حتى مع زيادة زمن استجابة الذاكرة، إلى تحسين أداء نظام حاسوبي متعدد المعالجات و/أو متعدد خيوط التنفيذ. كما يعزز عرض النطاق الأعلى أداء معالجات الرسومات المدمجة التي لا تحتوي على ذاكرة فيديو مخصصة ، بل تستخدم ذاكرة الوصول العشوائي (RAM) العادية كذاكرة فيديو . تتميز معالجات x86 الحديثة بتحسينات كبيرة باستخدام تقنيات مثل خطوط أنابيب التعليمات فائقة القياس ، والتنفيذ خارج الترتيب ، وجلب البيانات المسبق من الذاكرة ، وتوقع تبعية الذاكرة ، وتوقع التفرع ، وذلك لتحميل الذاكرة بشكل استباقي من ذاكرة الوصول العشوائي (وغيرها من الذاكرات المؤقتة) لتسريع التنفيذ بشكل أكبر. مع هذا القدر من التعقيد الناتج عن تحسين الأداء، يصعب تحديد تأثير توقيتات الذاكرة على الأداء بدقة. تختلف أنماط الوصول إلى الذاكرة باختلاف أحمال العمل، وبالتالي تتأثر بشكل مختلف في الأداء بهذه التوقيتات.

التعامل في BIOS

في أنظمة إنتل، يتولى رمز مرجع الذاكرة (MRC)، وهو جزء من نظام الإدخال والإخراج الأساسي (BIOS )، إدارة توقيتات الذاكرة ، حيث يقوم بضبط عمل وحدة تحكم الذاكرة المدمجة في المعالج. [ 2 ] [ 3 ] كما تتم إدارة جزء كبير من هذه العمليات في نظام التشغيل Intel MEI ، وهو نظام تشغيل Minix يعمل على نواة مخصصة في شريحة PCH . وقد تؤثر بعض البرامج الثابتة الفرعية لهذا النظام على زمن استجابة الذاكرة.

الجزء المماثل لنظام BIOS في أنظمة AMD الحديثة هو AGESA . يتم دمج وحدة التحكم بالذاكرة في وحدة المعالجة المركزية/وحدة المعالجة المسرعة كجزء من تقنية الربط البيني Infinity Fabric على الشريحة.

انظر أيضاً

مراجع

  1. ↑ ستويشيلي، جيفري (يونيو 2013). "فهم وتخفيف أعباء التحديث في أنظمة ذاكرة الوصول العشوائي الديناميكية DDR4 عالية الكثافة" (ملف PDF) . doi : 10.1145/2485922.248592 (غير نشط في 1 يوليو 2025) . تم الاطلاع عليه بتاريخ 6 يناير 2025 .{{cite web}}: صيانة CS1: رقم التعريف الرقمي غير نشط اعتبارًا من يوليو 2025 ( رابط )
  2. ↑ نُشر بواسطة أليكس واتسون، ربما إعادة نشر من محتوى أصلي على موقع custompc.com [غير واضح] (27-11-2007). "حياة وعصر اللوحة الأم الحديثة" . ص 8. مؤرشف من الأصل في 22 يوليو 2012. تم الاطلاع عليه في 23 ديسمبر 2016 . 
  3. ↑ بيلنر، جيني؛ بيلنر، جيمس. "محمل الإقلاع المصغر لبنية إنتل (323246)" (ملف PDF) . إنتل . تم الاطلاع عليه بتاريخ 12 نوفمبر 2022 .

القراءة الخارجية