عملية 5 نانومتر

📅 آخر تحديث: ٢٥ يوليو ٢٠٢٦
✍️ نُشر في: ٢٥ يوليو ٢٠٢٦
📷 يحتوي على 2 صور
الموسوعة الحرة

تصنيع
الأجهزة شبه الموصلة
قياس MOSFET
( عقد العملية )
مستقبل
  • ف
  • ت
  • هـ

في تصنيع أشباه الموصلات ، تحدد خريطة الطريق الدولية للأجهزة والأنظمة عملية "5 نانومتر" باعتبارها عقدة تكنولوجيا MOSFET التي تتبع عقدة "7 نانومتر" . في عام 2020، دخلت سامسونج و TSMC في الإنتاج الضخم لشرائح "5 نانومتر"، المصنعة لشركات بما في ذلك Apple و Huawei و Mediatek و Qualcomm و Marvell . [1] [2]

لا يشير مصطلح "5 نانومتر" إلى أن أي سمة فيزيائية (مثل طول البوابة أو خطوة المعدن أو خطوة البوابة) للترانزستورات يبلغ حجمها خمسة نانومتر . تاريخيًا، كان الرقم المستخدم في اسم عقدة التكنولوجيا يمثل طول البوابة، لكنه بدأ ينحرف عن الطول الفعلي إلى أرقام أصغر (بواسطة Intel ) حوالي عام 2011. [3] وفقًا للتوقعات الواردة في تحديث عام 2021 لخريطة الطريق الدولية للأجهزة والأنظمة التي نشرتها رابطة معايير IEEE Industry Connection، من المتوقع أن يكون لعقدة 5 نانومتر طول بوابة يبلغ 18 نانومتر، وخطوة بوابة تلامسية تبلغ 51 نانومتر، وأضيق خطوة معدنية تبلغ 30 نانومتر. [4] في الممارسة التجارية في العالم الحقيقي، يتم استخدام "5 نانومتر" في المقام الأول كمصطلح تسويقي من قبل مصنعي الرقائق الدقيقة الفرديين للإشارة إلى جيل جديد ومحسن من رقائق أشباه الموصلات السيليكونية من حيث زيادة كثافة الترانزستور (أي درجة أعلى من التصغير)، وزيادة السرعة وتقليل استهلاك الطاقة مقارنة بعملية 7 نانومتر السابقة . [5] [6]

تاريخ

خلفية

أصبحت تأثيرات النفق الكمي عبر طبقة أكسيد البوابة على ترانزستورات "7 نانومتر" و"5 نانومتر" صعبة الإدارة بشكل متزايد باستخدام عمليات أشباه الموصلات الحالية. [7] تم عرض الأجهزة ذات الترانزستور الفردي أقل من 7 نانومتر لأول مرة من قبل الباحثين في أوائل العقد الأول من القرن الحادي والعشرين. في عام 2002، قام فريق بحثي من IBM يضم بروس دوريس وعمر دوكوماسي ومايكي إيونج وأندا موكوتا بتصنيع MOSFET من السيليكون على العازل (SOI) مقاس 6 نانومتر . [8] [9]

في عام 2003، قام فريق بحثي ياباني في شركة NEC ، بقيادة هيتوشي واكاباياشي وشيجيهارو ياماغامي، بتصنيع أول ترانزستور MOSFET بقياس 5 نانومتر. [10] [11]

في عام 2015، قامت IMEC و Cadence بتصنيع شرائح اختبار 5 نانومتر. لم تكن شرائح الاختبار المصنعة أجهزة وظيفية بالكامل، بل كانت تهدف إلى تقييم أنماط طبقات التوصيل . [12] [13]

في عام 2015، وصفت شركة إنتل مفهوم FET للأسلاك النانوية الجانبية (أو البوابة الشاملة) لعقدة "5 نانومتر". [14]

في عام 2017، كشفت شركة آي بي إم أنها أنشأت رقائق سيليكون "5 نانومتر"، [15] باستخدام صفائح نانوية من السيليكون في تكوين بوابة شاملة (GAAFET)، وهو انفصال عن تصميم FinFET المعتاد . تحتوي ترانزستورات GAAFET المستخدمة على 3 صفائح نانوية مكدسة فوق بعضها البعض، مغطاة بالكامل بنفس البوابة، تمامًا كما تحتوي ترانزستورات FinFET عادةً على عدة زعانف مادية جنبًا إلى جنب وهي وحدة واحدة كهربائيًا ومغطاة بالكامل بنفس البوابة. يبلغ قياس شريحة آي بي إم 50 مم 2 وتحتوي على 600 مليون ترانزستور لكل مم 2 ، بإجمالي 30 مليار ترانزستور (1667 نانومتر 2 لكل ترانزستور أو 41 نانومتر تباعد الترانزستور الفعلي). [16] [17]

التسويق

في أبريل 2019، أعلنت شركة Samsung Electronics أنها كانت تقدم أدوات عملية "5 نانومتر" (5LPE) لعملائها منذ الربع الرابع من عام 2018. [18] في أبريل 2019، أعلنت شركة TSMC أن عملية "5 نانومتر" (CLN5FF، N5) قد بدأت في إنتاج المخاطر، وأن مواصفات تصميم الشريحة الكاملة متاحة الآن للعملاء المحتملين. يمكن لعملية N5 استخدام EUVL على ما يصل إلى 14 طبقة، مقارنة بـ 5 أو 4 طبقات فقط في N6 وN7++. [19] بالنسبة لحد أدنى متوقع من الملعب المعدني 28 نانومتر، فإن SALELE هي أفضل طريقة للنمذجة المقترحة. [20]

بالنسبة لعملية "5 نانومتر"، بدأت شركة سامسونج في التخفيف من عيوب العملية من خلال الفحص والإصلاح الآلي، بسبب حدوث عيوب عشوائية في المعدن والطبقات المتخللة. [21]

في أكتوبر 2019، أفادت التقارير أن شركة TSMC بدأت في أخذ عينات من معالجات A14 بدقة 5 نانومتر لشركة Apple . [22] في مؤتمر IEEE IEDM لعام 2020، أفادت شركة TSMC أن عملية 5 نانومتر لديها كثافة أعلى بمقدار 1.84 مرة من عملية 7 نانومتر. [23] في مؤتمر IEDM 2019، كشفت شركة TSMC عن نسختين من 5 نانومتر، نسخة DUV بخلية ذات 5.5 مسار، ونسخة EUV (رسمية) بخلية ذات 6 مسارات. [24] [25]

في ديسمبر 2019، أعلنت شركة TSMC عن متوسط ​​إنتاج يبلغ حوالي 80%، مع ذروة إنتاجية لكل رقاقة تزيد عن 90% لرقائق الاختبار "5 نانومتر" بحجم قالب 17.92 مم 2. [26] في منتصف عام 2020، ادعت شركة TSMC أن عملية "5 نانومتر" (N5) الخاصة بها تقدم 1.8 ضعف كثافة عملية "7 نانومتر" N7، مع تحسن في السرعة بنسبة 15% أو انخفاض في استهلاك الطاقة بنسبة 30%؛ كما زعمت أن الإصدار الفرعي المحسن (N5P أو N4) يحسن من N5 بسرعة +5% أو طاقة -10%. [27]

في 13 أكتوبر 2020، أعلنت شركة Apple عن تشكيلة iPhone 12 الجديدة باستخدام A14 . جنبًا إلى جنب مع تشكيلة Huawei Mate 40 باستخدام HiSilicon Kirin 9000 ، كان A14 وKirin 9000 أول أجهزة يتم تسويقها على عقدة "5 نانومتر" من TSMC. لاحقًا، في 10 نوفمبر 2020، كشفت Apple أيضًا عن ثلاثة طرز Mac جديدة باستخدام Apple M1 ، وهي شريحة أخرى بدقة 5 نانومتر . وفقًا لـ Semianalysis، فإن معالج A14 يحتوي على كثافة ترانزستور تبلغ 134 مليون ترانزستور لكل مم 2. [28]

في أكتوبر 2021، قدمت شركة TSMC عضوًا جديدًا في عائلة عمليات "5 نانومتر": N4P. وبالمقارنة مع N5، قدمت العقدة أداءً أعلى بنسبة 11% (أعلى بنسبة 6% مقابل N4)، وكفاءة طاقة أعلى بنسبة 22%، وكثافة ترانزستور أعلى بنسبة 6% وعدد أقنعة أقل. وتوقعت شركة TSMC أن يتم إصدار أول شرائط بحلول النصف الثاني من عام 2022. [29] [30] [ بحاجة لتحديث ]

في ديسمبر 2021، أعلنت شركة TSMC عن عضو جديد في عائلة عمليات "5 نانومتر" المصممة لتطبيقات الحوسبة عالية الأداء: N4X. تتميز العملية بتصميم وهياكل ترانزستور محسّنة ومقاومة وسعة منخفضة للطبقات المعدنية المستهدفة ومكثفات MiM عالية الكثافة. كان من المتوقع في ذلك الوقت أن تقدم العملية [ بحاجة لتحديث ] أداءً أعلى بنسبة تصل إلى 15٪ مقابل N5 (أو ما يصل إلى 4٪ مقابل N4P) عند 1.2 فولت وجهد إمداد يتجاوز 1.2 فولت. قالت شركة TSMC في ذلك الوقت إنها تتوقع [ بحاجة لتحديث ] دخول N4X إلى إنتاج المخاطر بحلول النصف الأول من عام 2023. [31] [32] [33]

في يونيو 2022، قدمت إنتل بعض التفاصيل حول عملية إنتل 4 (المعروفة باسم "7 نانومتر" قبل إعادة تسميتها في عام 2021): أول عملية للشركة تستخدم EUV، وكثافة ترانزستور أعلى مرتين مقارنة بإنتل 7 (المعروفة باسم "10 نانومتر" ESF (الزعنفة الفائقة المحسنة) قبل إعادة التسمية)، واستخدام النحاس المغطى بالكوبالت لأفضل خمس طبقات من التوصيل، وأداء أعلى بنسبة 21.5٪ عند طاقة متساوية أو طاقة أقل بنسبة 40٪ عند تردد متساوٍ عند 0.65 فولت مقارنة بإنتل 7 وما إلى ذلك. كان أول منتج لشركة إنتل يتم تصنيعه على إنتل 4 هو Meteor Lake، الذي تم تشغيله في الربع الثاني من عام 2022 ومن المقرر شحنه في عام 2023. [34] اتصلت إنتل 4 بخطوة بوابة 50 نانومتر، وكل من الزعنفة والحد الأدنى لخطوة المعدن 30 نانومتر، وارتفاع المكتبة 240 نانومتر. تمت زيادة سعة المعدن العازل المعدني إلى 376 fF/μm²، أي ما يقرب من 2x مقارنة بـ Intel 7. [35] تم تحسين العملية لتطبيقات الحوسبة عالية الأداء ودعم الجهد من <0.65 فولت إلى >1.3 فولت. كان تقدير كثافة الترانزستور لـ WikiChip لـ Intel 4 هو 123.4 ميجا هرتز/مم²، أي 2.04x من 60.5 ميجا هرتز/مم² لـ Intel 7. ومع ذلك، فإن خلية SRAM عالية الكثافة قد زادت بمقدار 0.77x فقط (من 0.0312 إلى 0.024 ميكرومتر²) وخلية الأداء العالي بمقدار 0.68x (من 0.0441 إلى 0.03 ميكرومتر²) مقارنة بـ Intel 7. [36] [ بحاجة لتحديث ]

في 27 سبتمبر 2022، أطلقت AMD رسميًا سلسلة Ryzen 7000 من وحدات المعالجة المركزية، استنادًا إلى عملية TSMC N5 والهندسة المعمارية الدقيقة Zen 4. [37] كانت Zen 4 بمثابة أول استخدام لعملية 5 نانومتر لمعالجات سطح المكتب المستندة إلى x86. في ديسمبر 2022، أطلقت AMD أيضًا سلسلة Radeon RX 7000 من وحدات معالجة الرسومات المستندة إلى RDNA 3 ، والتي استخدمت أيضًا عملية TSMC N5. [38]

العقد

5 نانومتر
خارطة طريق IRDS 2017 [39] سامسونج [40] [41] [42] [43] [44] شركة تايوان لصناعة الرقائق [40]
اسم العملية 7 نانومتر 5 نانومتر 5LPE 5LPP ن5 ن5ب 4ن [45]
كثافة الترانزستور (MTr/ mm2 ) مجهول مجهول 126.9 [44] مجهول 138.2 [46] [47] مجهول
حجم خلية البت SRAM (ميكرومتر مربع ) 0.027 [48] 0.020 [48] 0.0262 [49] 0.021 [49] مجهول
خطوة بوابة الترانزستور (نانومتر) 48 42 57 51 مجهول
خطوة الربط (نانومتر) 28 24 36 مجهول 28 [50] مجهول
حالة الإصدار 2019 2021 إنتاج المخاطر لعام 2018 [18]
إنتاج عام 2020 		إنتاج 2022 إنتاج المخاطر لعام 2019 [19]
إنتاج عام 2020 		إنتاج المخاطر 2020
إنتاج 2021 		إنتاج 2022

عقدة عملية 4 نانومتر

سامسونج [40] [42] [43] [44] [51] شركة تايوان لصناعة الرقائق إنتل [52] [34]
اسم العملية 4LPE
SF4E		 4LPP
SF4		 4LPP+
SF4P		 4HPC
SF4X		 4LPA
SF4U 		ن4 ن4ب N4X [31] [32] [33] ن4ج [53] 4 [54] [55]
كثافة الترانزستور (MTr/ mm2 ) 137 [44] مجهول مجهول مجهول 143.7 [56] مجهول مجهول 123.4 [36]
حجم خلية البت SRAM (ميكرومتر مربع ) 0.0262 [49] مجهول مجهول مجهول مجهول مجهول مجهول 0.024 [49]
خطوة بوابة الترانزستور (نانومتر) 57 مجهول مجهول مجهول 51 مجهول مجهول 50
خطوة الربط (نانومتر) 32 مجهول مجهول مجهول 28 مجهول مجهول 30
حالة الإصدار إنتاج المخاطر 2020
إنتاج 2021		 إنتاج 2022 إنتاج 2023 إنتاج 2024 إنتاج 2025 إنتاج المخاطر 2021
إنتاج 2022		 إنتاج المخاطر 2022
إنتاج 2022		 إنتاج المخاطر بحلول النصف الأول من عام 2023
إنتاج 2024		 إنتاج 2025 إنتاج المخاطر لعام 2022 [57]
إنتاج عام 2023 [58]

يشار إلى خطوة بوابة الترانزستور أيضًا باسم CPP (خطوة البولي المتصل) ويشار إلى خطوة التوصيل المتبادل أيضًا باسم MMP (أدنى خطوة معدنية). [59] [60]

ما بعد 4 نانومتر

"3 نانومتر" هو المصطلح المعتاد للعقدة التالية بعد "5 نانومتر". اعتبارًا من عام 2023 ، بدأت شركة TSMC في إنتاج الرقائق لعملاء مختارين، بينما تخطط Samsung و Intel لعام 2024. [52] [61] [62] [63] [ بحاجة لتحديث ]

تم أيضًا إعطاء "3.5 نانومتر" اسمًا للعقدة الأولى بعد "5 نانومتر". [64]

مراجع

  1. ^ Cutress, Dr Ian. "'Better Yield on 5nm than 7nm': TSMC Update on Defect Rates for N5". AnandTech . مؤرشف من الأصل في 30 أغسطس 2020 . تم الاسترجاع في 28 أغسطس 2020 .
  2. ^ "Marvell وTSMC تتعاونان لتقديم محفظة البنية التحتية للبيانات بتقنية 5nm". HPCwire . مؤرشف من الأصل في 15 سبتمبر 2020 . تم الاسترجاع في 28 أغسطس 2020 .
  3. ^ "لا مزيد من النانومتر". 23 يوليو 2020.
  4. ^ خريطة الطريق الدولية للأجهزة والأنظمة: تحديث 2021: مور مور، معهد مهندسي الكهرباء والإلكترونيات، 2021، ص. 7، مؤرشف من الأصل في 7 أغسطس 2022 ، تم استرجاعه في 7 أغسطس 2022
  5. ^ "7nm، 5nm، و3nm من TSMC ""هي مجرد أرقام... لا يهم ما هو الرقم"". 10 سبتمبر 2019. مؤرشف من الأصل في 17 يونيو 2020 . تم الاسترجاع 20 أبريل 2020 .
  6. ^ صامويل ك. مور (21 يوليو 2020). "طريقة أفضل لقياس التقدم في أشباه الموصلات: حان الوقت للتخلص من مقياس قانون مور القديم". IEEE Spectrum . IEEE. مؤرشف من الأصل في 2 ديسمبر 2020 . تم الاسترجاع في 20 أبريل 2021 .
  7. ^ "التأثيرات الكمومية عند 7/5 نانومتر وما بعد ذلك". هندسة أشباه الموصلات . مؤرشف من الأصل في 15 يوليو 2018. تم الاسترجاع في 15 يوليو 2018 .
  8. ^ "IBM تدعي أنها أصغر ترانزستور سيليكون في العالم - TheINQUIRER". Theinquirer.net . 9 ديسمبر 2002. مؤرشف من الأصل في 31 مايو 2011 . تم الاسترجاع 7 ديسمبر 2017 .
  9. ^ دوريس، بروس ب.؛ دوكوماسي، عمر هـ.؛ إيونج، ميكي ك.؛ موكوتا، أندا؛ زانج، ينج؛ كانارسكي، توماس س.؛ روي، ر. أ. (ديسمبر 2002). التوسع الشديد باستخدام ترانزستورات MOSFET فائقة الرقة ذات القنوات السيليكونية . ملخص. الاجتماع الدولي للأجهزة الإلكترونية. ص  267-270 . doi :10.1109/IEDM.2002.1175829. ISBN 0-7803-7462-2. S2CID  10151651.
  10. ^ "NEC تنتج أصغر ترانزستور في العالم عن طريق الاختبار". Thefreelibrary.com . مؤرشف من الأصل في 15 أبريل 2017 . تم الاسترجاع 7 ديسمبر 2017 .
  11. ^ واكاباياشي، هيتوشي؛ ياماغامي، شيجيهارو؛ إيكيزاوا، نوبويوكي؛ أوجورا، أتسوشي؛ ناريهيرو، ميتسورو؛ أراي، ك. أوتشياي، Y.؛ تاكيوتشي، ك. ياماموتو، T.؛ موغامي ، ت. (ديسمبر 2003). أجهزة CMOS ذات الحجم الفرعي 10 نانومتر باستخدام التحكم في الوصلات الجانبية . اجتماع IEEE الدولي للأجهزة الإلكترونية 2003. الصفحات من 20.7.1 إلى 20.7.3. دوى :10.1109/IEDM.2003.1269446. رقم ISBN 0-7803-7872-5. S2CID  2100267.
  12. ^ "IMEC وCadence يكشفان عن شريحة اختبار 5nm". Semiwiki.com . 4 يوليو 2023 . تم الاسترجاع 4 يوليو 2023 .
  13. ^ "خارطة الطريق إلى تقنية 5 نانومتر: التقارب بين العديد من الحلول المطلوبة". Semi.org . مؤرشف من الأصل في 26 نوفمبر 2015 . تم الاسترجاع في 25 نوفمبر 2015 .
  14. ^ مارك لابيدوس (20 يناير 2016). "تحديات تصنيع 5 نانومتر". مؤرشف من الأصل في 27 يناير 2016 . تم الاسترجاع في 22 يناير 2016 . قدمت شركة إنتل ورقة بحثية أثارت شرارات وأثارت تكهنات بشأن الاتجاه المستقبلي لصناعة الدوائر المتكاملة الرائدة. وصفت الشركة ترانزستور الجيل التالي المسمى nanowire FET، وهو ترانزستور ذو تأثير زعنفي يتم وضعه على جانبه مع وجود بوابة ملفوفة حوله. يقال إن ترانزستور FET ذو السلك النانوي من إنتل، والذي يُطلق عليه أحيانًا اسم FET متعدد البوابات، يلبي متطلبات الجهاز لتقنية 5 نانومتر، كما هو محدد في خريطة الطريق التكنولوجية الدولية لأشباه الموصلات (ITRS).
  15. ^ سيباستيان، أنتوني (5 يونيو 2017). "آي بي إم تكشف عن أول شريحة 5 نانومتر في العالم". آرس تكنيكا . مؤرشف من الأصل في 5 يونيو 2017. استرجاع 5 يونيو 2017 .
  16. ^ Huiming, Bu (5 June 2017). "5 nanometer transistors inching their way into chips". IBM . مؤرشف من الأصل في 9 يونيو 2021 . تم الاسترجاع في 9 يونيو 2021 .
  17. ^ "IBM تتوصل إلى طريقة لصنع شرائح 5nm". Uk.pcmag.com . 5 يونيو 2017. مؤرشف من الأصل في 3 ديسمبر 2017. تم الاسترجاع 7 ديسمبر 2017 .
  18. ^ ab Shilov, Anton. "Samsung Completes Development of 5nm EUV Process Technology". AnandTech . مؤرشف من الأصل في 20 أبريل 2019 . تم الاسترجاع 31 مايو 2019 .
  19. ^ "شركاء نظام TSMC وOIP البيئي يقدمون أول بنية تحتية كاملة للتصميم في الصناعة لتقنية المعالجة 5 نانومتر" (بيان صحفي). TSMC. 3 أبريل 2019.
  20. ^ "SALELE Double Patterning for 7nm and 5nm Nodes". LinkedIn . مؤرشف من الأصل في 20 سبتمبر 2021 . تم الاسترجاع في 25 مارس 2021 .
  21. ^ جايهوان كيم؛ جين كيم؛ بيونج تشول شين؛ سانجاه لي؛ جاي هيون كانج؛ جونغ وون جيون؛ بيوش باتاك؛ جاك كونديلا؛ فرانك إي جيناري؛ فيليب هورات؛ يا تشيه لاي (23 مارس 2020). التخفيف من مخاطر العائد المرتبطة بالعملية من خلال استبدال النمط داخل التصميم للدوائر المتكاملة للنظام المصنعة في عقد التكنولوجيا المتقدمة . Proc. SPIE 11328، تحسين التصميم والعملية والتكنولوجيا المشترك من أجل قابلية التصنيع XIV، 113280I. سان خوسيه، كاليفورنيا، الولايات المتحدة. doi :10.1117/12.2551970.
  22. ^ Solca, Bogdan (22 أكتوبر 2019). "TSMC تقوم بالفعل بأخذ عينات من شرائح A14 Bionic من إنتاج Apple بمعمارية 5 نانومتر لهواتف iPhone 2020". Notebookcheck . مؤرشف من الأصل في 12 يناير 2020 . تم الاسترجاع في 12 يناير 2020 .
  23. ^ "تفاصيل TSMC 5 نانومتر". 21 مارس 2020.
  24. ^ "الطباعة الحجرية المخصصة للتطبيق: تصميم نقش معدني 5 نانومتر 5.5 مسار بواسطة DUV".
  25. ^ G. Yeap؛ وآخرون. منصة تكنولوجيا إنتاج CMOS مقاس 5 نانومتر تتميز بـ EUV كاملة، وقنوات FinFET عالية الحركة مع خلايا SRAM الأكثر كثافة 0.021 ميكرومتر مربع لتطبيقات SoC المحمولة والحوسبة عالية الأداء . اجتماع الأجهزة الإلكترونية الدولي IEEE (IEDM) لعام 2019. doi :10.1109/IEDM19573.2019.8993577.
  26. ^ Cutress, Dr Ian. "Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020". AnandTech . مؤرشف من الأصل في 25 مايو 2020 . تم الاسترجاع في 19 ديسمبر 2019 .
  27. ^ هروسكا، جويل (25 أغسطس 2020). "TSMC تخطط لمسار عدواني لطباعة 3 نانومتر وما بعدها". ExtremeTech . مؤرشف من الأصل في 22 سبتمبر 2020 . تم الاسترجاع 12 سبتمبر 2020 .
  28. ^ باتيل، ديلان (27 أكتوبر 2020). "تحتوي شريحة A14 من Apple على 134 مليون ترانزستور/م²، لكنها أقل من ادعاءات كثافة TSMC". SemiAnalysis . مؤرشف من الأصل في 12 ديسمبر 2020. تم الاسترجاع في 29 أكتوبر 2020 .
  29. ^ "شركة TSMC توسع ريادتها في مجال التكنولوجيا المتقدمة من خلال عملية N4P". TSMC (بيان صحفي). 26 أكتوبر 2021.
  30. ^ "TSMC توسع عائلة 5nm الخاصة بها بعقدة N4P جديدة معززة الأداء". WikiChip . 26 أكتوبر 2021. مؤرشف من الأصل في 29 مايو 2022 . تم الاسترجاع 28 مايو 2022 .
  31. ^ "TSMC تقدم عملية N4X" (بيان صحفي). TSMC. 16 ديسمبر 2021.
  32. ^ "المستقبل الآن (تدوينة)". TSMC . 16 ديسمبر 2021. مؤرشف من الأصل في 7 مايو 2022 . تم الاسترجاع 25 مايو 2022 .
  33. ^ ab Shilov, Anton (17 December 2021). "TSMC Unveils N4X Node". AnandTech . مؤرشف من الأصل في 25 مايو 2022 . تم الاسترجاع في 25 مايو 2022 .
  34. ^ ab Smith, Ryan. "Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance". AnandTech . مؤرشف من الأصل في 13 يونيو 2022 . تم الاسترجاع في 13 يونيو 2022 .
  35. ^ جونز، سكوتن (13 يونيو 2022). "Intel 4 Deep Dive". SemiWiki .
  36. ^ ab Schor, David (19 يونيو 2022). "نظرة على تقنية معالجة Intel 4". WikiChip Fuse .
  37. ^ "AMD تطلق معالجات سطح المكتب من سلسلة Ryzen 7000 مع بنية "Zen 4": أسرع نواة في الألعاب" (بيان صحفي). 29 أغسطس 2022. تم الاسترجاع في 31 مارس 2023 .
  38. ^ ويكينز، كاتي (30 أغسطس 2022). "ليزا سو من AMD تؤكد بنية وحدة معالجة الرسوميات RDNA 3 المستندة إلى الشريحة". PC Gamer . تم الاسترجاع في 20 سبتمبر 2022 .
  39. ^ "خريطة الطريق الدولية للأجهزة والأنظمة IRDS طبعة 2017" (PDF) . مؤرشف من الأصل (PDF) في 25 أكتوبر 2018.
  40. ^ abc Jones, Scotten (29 أبريل 2020)، "هل تستطيع شركة TSMC الحفاظ على ريادتها في تكنولوجيا العمليات"، SemiWiki ، تم أرشفة النسخة الأصلية في 13 مايو 2022 ، تم استرجاعها في 11 أبريل 2022
  41. ^ "تحديث Samsung Foundry 2019". SemiWiki . 6 أغسطس 2019. مؤرشف من الأصل في 29 مايو 2022. استرجاع 14 مايو 2022 .
  42. ^ "تحديث سامسونج بتقنية 5 نانومتر و4 نانومتر". WikiChip . 19 أكتوبر 2019.
  43. ^ ab "عملية الطباعة الحجرية 5 نانومتر". WikiChip . مؤرشف من الأصل في 6 نوفمبر 2020 . تم الاسترجاع 30 أبريل 2017 .
  44. ^ abcd "Samsung 3nm GAAFET تدخل مرحلة الإنتاج المحفوف بالمخاطر؛ وتناقش تحسينات الجيل التالي". 5 يوليو 2022.
  45. ^ "NVIDIA تقدم نقلة نوعية في الأداء، وتقدم عصرًا جديدًا للرسم العصبي مع سلسلة GeForce RTX 40". غرفة أخبار NVIDIA . تم الاسترجاع في 20 سبتمبر 2022 .
  46. ^ "حقيقة TSMC 5nm".
  47. ^ "N3E يحل محل N3؛ يأتي بنكهات عديدة". 4 سبتمبر 2022.
  48. ^ ab خريطة الطريق الدولية للأجهزة والأنظمة، طبعة 2017 - المزيد من مور (PDF) ، ITRS، 2017، القسم 4.5 جدول MM-10 (صفحة 12) الإدخالات: "مساحة خلية SRAM بت (um2)"؛ "كثافة مساحة خلية SRAM 111 بت - ميجابت/مم2"، محفوظ من الأصل (PDF) في 25 أكتوبر 2018 ، تم استرجاعه في 24 أكتوبر 2018
  49. ^ abcd "هل شهدنا للتو موت SRAM؟". 4 ديسمبر 2022.
  50. ^ JC Liu; et al. A Reliability Enhanced 5nm CMOS Technology Featuring 5th Generation FinFET with Fully-developed EUV and High Mobility Channel for Mobile SoC and High Performance Computing Application . 2020 IEEE International Electronic Devices Meeting (IEDM). doi :10.1109/IEDM13553.2020.9372009.
  51. ^ "شركة سامسونج للمسابك تتعهد بالتفوق على شركة TSMC خلال خمس سنوات".
  52. ^ ab Cutress, Dr Ian. "Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!". AnandTech . مؤرشف من الأصل في 3 نوفمبر 2021 . تم الاسترجاع في 27 يوليو 2021 .
  53. ^ شيلوف، أنطون (25 أبريل 2024). "TSMC تستعد لإطلاق عملية N4C أرخص بدقة 4 نانومتر بحلول عام 2025، بهدف خفض التكلفة بنسبة 8.5%". AnandTech .
  54. ^ كانت تسمى سابقًا Intel 7nm
  55. ^ بونشور، جافين (20 أكتوبر 2022). "مراجعة Intel Core i9-13900K وi5-13600K: Raptor Lake يجلب المزيد من القوة". AnandTech . تم الاسترجاع في 28 سبتمبر 2023 .
  56. ^ "TSMC N3 والتحديات المقبلة". 27 مايو 2023.
  57. ^ جارتنبرج، حاييم (29 يوليو 2021). "الصيف الذي تأخرت فيه إنتل". ذا فيرج . مؤرشف من الأصل في 22 ديسمبر 2021. استرجاع 22 ديسمبر 2021 .
  58. ^ "Intel تكشف عن بنية Meteor Lake: Intel 4 يبشر بمستقبل غير مجزأ لوحدات المعالجة المركزية المحمولة".
  59. ^ "تقرير تنفيذي عن خارطة الطريق التكنولوجية الدولية لأشباه الموصلات 2.0، إصدار 2015" (PDF) . Semiconductors.org . مؤرشف من الأصل (PDF) في 2 أكتوبر 2016. تم الاسترجاع في 7 ديسمبر 2017 .
  60. ^ "عملية الطباعة الحجرية 5 نانومتر". WikiChip . مؤرشف من الأصل في 6 نوفمبر 2020 . تم الاسترجاع 7 ديسمبر 2017 .
  61. ^ "تأجيل إطلاق عقدة GAAFET بتقنية 3 نانومتر من سامسونج إلى عام 2024". 30 يونيو 2021. مؤرشف من الأصل في 17 ديسمبر 2021 . تم الاسترجاع 8 يوليو 2021 .
  62. ^ شيلوف، أنطون. "سامسونج: نشر عقدة GAE بتقنية 3nm على المسار الصحيح لعام 2022". AnandTech . مؤرشف من الأصل في 27 يوليو 2021 . تم الاسترجاع في 27 يوليو 2021 .
  63. ^ شيلوف، أنطون. "تحديث TSMC: 2nm في التطوير، 3nm و4nm على المسار الصحيح لعام 2022". AnandTech . مؤرشف من الأصل في 27 يوليو 2021 . تم الاسترجاع في 27 يوليو 2021 .
  64. ^ "15 وجهة نظر من قمة السيليكون: وجهات نظر الماكرو إلى النانو لأفق الرقائق". EE Times . 16 يناير 2017. مؤرشف من الأصل في 28 يونيو 2018 . تم الاسترجاع 4 يونيو 2018 .
  • عملية الطباعة الحجرية 5 نانومتر
سبقه
"7 نانومتر" ( FinFET ) 		عملية تصنيع أجهزة أشباه الموصلات MOSFET تلاها
"3 نانومتر" ( FinFET / GAAFET )
Retrieved from "https://en.wikipedia.org/w/index.php?title=5_nm_process&oldid=1268016048"
Original text
Rate this translation
Your feedback will be used to help improve Google Translate