RISC-V

يشترط المستخدمون التجاريون استقرار بنية مجموعة التعليمات (ISA) قبل استخدامها في منتج قد يدوم لسنوات عديدة. ولمعالجة هذه المسألة، تأسست مؤسسة RISC-V في عام 2015 لامتلاك وصيانة ونشر الملكية الفكرية المتعلقة بتعريف RISC-V. ^{[ 25 ]} وقد تنازل المؤلفون والمالكون الأصليون عن حقوقهم للمؤسسة. وترأست المؤسسة الرئيسة التنفيذية كاليستا ريدموند ، التي تولت المنصب في عام 2019 بعد قيادتها لمشاريع البنية التحتية المفتوحة في شركة IBM . ^{[ 26 ]} وفي عام 2024، استقالت من منصبها كرئيسة تنفيذية. ^{[ 27 ]}

كان الأعضاء المؤسسون لـ RISC-V هم: Andes Technology ، وAntmicro، و Bluespec ، وCeva ، و Codasip ، وCortus، وEsperanto Technologies، و Espressif Systems ، و ETH Zurich ، وGoogle ، وIBM، وICT، و IIT Madras ، وLattice Semiconductor ، وLowRISC ، و Microchip Technology ، ومختبر علوم الحاسوب والذكاء الاصطناعي التابع لمعهد ماساتشوستس للتكنولوجيا ، و Qualcomm ، و Rambus ، وRumble Development، و SiFive ، وSyntacore، وTechnolution. ^{[ 28 ]}

في نوفمبر 2019، أعلنت مؤسسة RISC-V أنها ستنقل مقرها إلى سويسرا، مُعللةً ذلك بمخاوفها بشأن لوائح التجارة الأمريكية. ^{[ 29 ] [ 30 ]} وفي مارس 2020، أصبح اسم المنظمة RISC-V International، وهي جمعية أعمال سويسرية غير ربحية. ^{[ 7 ]}

اعتبارًا من عام 2019تنشر منظمة RISC-V الدولية وثائق تعريف RISC-V بحرية، وتسمح بالاستخدام غير المقيد لمجموعة تعليمات المعالج (ISA) في تصميم البرمجيات والأجهزة. مع ذلك، لا يحق التصويت على التغييرات إلا لأعضاء منظمة RISC-V الدولية، ولا تستخدم شعار التوافق المسجل كعلامة تجارية إلا المنظمات الأعضاء . ^{[ 31 ]}

أطلقت مؤسسة لينكس أوروبا مبادرة نظام برمجيات RISC-V (RISE) في 31 مايو 2023. وتهدف RISE إلى زيادة توافر البرمجيات لمعالجات RISC-V عالية الأداء والموفرة للطاقة، والتي تُشغّل أنظمة تشغيل عالية المستوى، وذلك لمجموعة واسعة من قطاعات السوق، من خلال الجمع بين عدد كبير من موردي الأجهزة والبرمجيات. ومن بين الأعضاء المؤسسين: ريد هات ، وسامسونج ، وكوالكوم، وإنفيديا ، وميديا ​​تيك ، وإنتل ، وجوجل. ^{[ 32 ]}

• 2017: جائزة اختيار المحللين من مجموعة لينلي لأفضل تقنية (لمجموعة التعليمات) ^{[ 33 ]}

تم تحديد الامتدادات القياسية للعمل مع جميع القواعد القياسية، ومع بعضها البعض دون تعارض.

قد تُطبّق العديد من حواسيب RISC-V امتداد التعليمات المضغوطة، C، لتقليل استهلاك الطاقة وحجم الكود واستخدام الذاكرة. ^{[ 3 ] : 97-99} وهناك أيضًا خطط مستقبلية لدعم برامج إدارة الأجهزة الافتراضية (Hypervisors) وتقنيات المحاكاة الافتراضية . ^{[ 41 ]}

بالإضافة إلى امتداد المشرف S، ومجموعة تعليمات RVG، التي تتضمن إحدى مجموعات تعليمات RV الأساسية، ومجموعة G من الامتدادات (التي تتضمن "I"، مما يعني أن الأساس غير مضمن)، تُحدد جميع التعليمات اللازمة لدعم نظام تشغيل للأغراض العامة بسهولة . ^{[ 3 ] : 129، 154}

لتحديد أسماء مجموعات الوظائف التي يمكن تنفيذها، تم تعريف نظام تسمية في الفصل 27 من مواصفات مجموعة تعليمات RISC-V غير المميزة المعتمدة. يُحدد أساس مجموعة التعليمات أولاً، مع ترميز RISC-V، وعرض بتات السجل، والنوع؛ على سبيل المثال، RV64I أو RV32E . ثم تأتي الأحرف التي تحدد الامتدادات المنفذة، وفقًا لترتيب الجدول أعلاه. يمكن أن يتبع كل حرف رقم إصدار رئيسي، أو حرف "p" متبوعًا برقم إصدار فرعي. القيمة الافتراضية هي 0 في حالة عدم وجود رقم إصدار فرعي، و1.0 في حالة عدم وجود رقم إصدار على الإطلاق. بالتالي، يمكن كتابة RV64IMAFD على النحو التالي: RV64I1p0M1p0A1p0F1p0D1p0 أو ببساطة RV64I1M1A1F1D1 . يمكن استخدام الشرطات السفلية بين الامتدادات لتحسين سهولة القراءة، على سبيل المثال RV32I2_M2_A2 .

تعتبر الحسابات الأساسية والموسعة للأعداد الصحيحة والفاصلة العائمة، مع بدائيات التزامن للحوسبة متعددة النوى، ضرورية للحوسبة للأغراض العامة، وبالتالي لدينا الاختصار "G".

قد يكون اسم الحاسوب الصغير ذي 32 بت لنظام مضمن هو RV32EC . أما الحاسوب الكبير ذو 64 بت فقد يكون اسمه RV64GC ؛ أي RV64IMAFDCZicsr_Zifencei .

مع ازدياد عدد الامتدادات، ينص المعيار الآن على تسمية الامتدادات بحرف "Z" متبوعًا باسم أبجدي ورقم إصدار اختياري. على سبيل المثال، يُطلق على امتداد جلب التعليمات اسم Zifencei . بينما يُطلق على الإصدار 2.0 من نفس الامتداد اسم Zifencei2 و Zifencei2p0 . يشير الحرف الأول بعد "Z" اصطلاحًا إلى فئة الامتداد الأبجدي الأقرب صلة، وهي IMAFDQLCBJTPVN . وبالتالي، يرتبط امتداد Zam الخاص بالعمليات الذرية غير المتوافقة بامتداد المعيار "A". على عكس الامتدادات المكونة من حرف واحد، يجب فصل امتدادات Z بشرطات سفلية، وتجميعها حسب الفئة، ثم ترتيبها أبجديًا داخل كل فئة. على سبيل المثال، Zicsr_Zifencei_Zam .

تُسمى الامتدادات الخاصة بمستوى امتيازات المشرف بنفس الطريقة باستخدام الحرف "S" كبادئة. أما الامتدادات الخاصة بمستوى المشرف الافتراضي فتُسمى باستخدام الحرف "H" كبادئة. وتُسبق امتدادات مستوى الجهاز بالأحرف الثلاثة "Zxm". وتُسمى امتدادات مجموعة التعليمات الخاصة بمستويات المشرف والمشرف الافتراضي والجهاز بأسماء امتدادات ذات امتيازات أقل.

يمكن لمطوري RISC-V إنشاء امتدادات خاصة بهم لمجموعة التعليمات غير القياسية. تتبع هذه الامتدادات اصطلاح التسمية "Z"، ولكن مع استخدام "X" كبادئة. يجب تحديدها بعد جميع الامتدادات القياسية، وفي حال وجود عدة امتدادات غير قياسية، يجب ترتيبها أبجديًا.

يجري حاليًا مناقشة الملفات الشخصية والمنصات الخاصة بقوائم اختيار ISA القياسية.

يمكن استغلال هذه المرونة لتحسين تصميم متخصص للغاية من خلال تضمين مجموعة ميزات بنية مجموعة التعليمات (ISA) المطلوبة للتطبيق فقط، ولكن هذه المرونة نفسها تؤدي أيضًا إلى تضخم هائل في خيارات بنية مجموعة التعليمات الممكنة. تحدد الملفات التعريفية مجموعة أصغر بكثير من خيارات بنية مجموعة التعليمات المشتركة التي تحقق أكبر قيمة لمعظم المستخدمين، مما يُمكّن مجتمع البرمجيات من تركيز الموارد على بناء نظام بيئي برمجي غني. ^{[ 47 ]}

تحدد مواصفات المنصة مجموعة من المنصات التي تحدد متطلبات التوافق بين البرمجيات والأجهزة. وتحدد سياسة المنصة المصطلحات المختلفة المستخدمة في هذه المواصفات. كما توفر سياسة المنصة التفاصيل اللازمة بشأن نطاق مواصفات المنصة وتغطيتها وتسميتها وإصداراتها وبنيتها ودورة حياتها ومتطلبات التوافق الخاصة بها. ^{[ 48 ]}

• تُعتبر ملفات تعريف RISC-V RVI20 وRVA20 وRVA22 الإصدار 1.0 اعتبارًا من مارس 2023. ^{[ 49 ] [ 50 ]}
• تُعتبر ملفات تعريف RVA23 وRVB23 الإصدار 1.0 اعتبارًا من أكتوبر 2024. يجعل الإصدار RVA23U64 ملحقات V Vector إلزامية، بينما كانت اختيارية في الإصدار RVA22U64. ^{[ 51 ]}

يحتوي معالج RISC-V على 32 مسجلاً للأعداد الصحيحة (أو 16 في النسخة المدمجة)، ^{[ 3 ] : 13، 33} ، وعند تطبيق امتداد الفاصلة العائمة، يُضاف 32 مسجلاً إضافياً للفاصلة العائمة . ^{[ 3 ] : 63.} باستثناء تعليمات الوصول إلى الذاكرة، فإن التعليمات الأخرى تعنون فقط المسجلات .

السجل الأول للأعداد الصحيحة هو سجل الصفر ، أما بقية السجلات فهي سجلات عامة الأغراض. لا يؤثر تخزين القيمة في سجل الصفر، وقراءة القيمة منه دائمًا صفر. استخدام سجل الصفر كعنصر نائب يُبسط مجموعة التعليمات.

توجد سجلات التحكم والحالة، ولكن لا يمكن لبرامج وضع المستخدم الوصول إلا إلى تلك المستخدمة لقياس الأداء وإدارة الفاصلة العائمة.

لا توجد تعليمات لحفظ واستعادة سجلات متعددة. فقد اعتُبرت هذه التعليمات غير ضرورية، ومعقدة للغاية، وربما بطيئة للغاية. ^{[ 42 ]}

مثل العديد من تصميمات RISC، فإن RISC-V عبارة عن بنية تحميل وتخزين : التعليمات تعالج السجلات فقط، مع تعليمات التحميل والتخزين التي تنقل البيانات من وإلى الذاكرة.

تتضمن معظم تعليمات التحميل والتخزين إزاحة 12 بت ومعرفين للمسجلات. أحد المسجلات هو مسجل الأساس. أما المسجل الآخر فهو الوجهة (للتحميل) أو المصدر (للتخزين).

يُضاف الإزاحة إلى سجل الأساس للحصول على العنوان. ^{[ 3 ] : 24} يُمكّن تكوين العنوان باستخدام سجل الأساس والإزاحة التعليمات الفردية من الوصول إلى هياكل البيانات. على سبيل المثال، إذا كان سجل الأساس يشير إلى أعلى مكدس، فيمكن للتعليمات الفردية الوصول إلى المتغيرات المحلية لروتين فرعي في المكدس. وبالمثل، يمكن لتعليمات التحميل والتخزين الوصول إلى بنية من نوع السجل أو جهاز إدخال/إخراج مُرتبط بالذاكرة. كما يُمكّن استخدام سجل الصفر الثابت كعنوان أساس التعليمات الفردية من الوصول إلى الذاكرة القريبة من العنوان صفر.

تُعنون الذاكرة على شكل بايتات 8 بت، وتُنفذ التعليمات بترتيب البايتات الصغرى (little-endian) ، ^{[ 3 ] : 9-10} ، بينما تُنفذ البيانات بترتيب البايتات المحدد بواسطة واجهة بيئة التنفيذ التي يُنفذ فيها الكود. ^{[ 3 ] : 3، 9-10، 24.} ويمكن الوصول إلى الكلمات، حتى حجم المسجل، باستخدام تعليمات التحميل والتخزين.

صُممت معمارية RISC-V في الأصل بنظام little-endian لتُحاكي الحواسيب الناجحة الأخرى، مثل x86 . ^{[ 3 ] : 9-10} . يُقلل هذا أيضًا من تعقيد وحدة المعالجة المركزية ويُخفض تكلفتها قليلًا لأنها تقرأ الكلمات بجميع أحجامها بنفس الترتيب. على سبيل المثال، تبدأ مجموعة تعليمات RISC-V بفك التشفير من البايت ذي العنوان الأدنى في التعليمات. تم تعريف متغيرات big-endian وbi-endian لدعم قواعد التعليمات البرمجية القديمة التي تفترض نظام big-endian. ^{[ 3 ] : 9-10.} تُحدد مجموعة تعليمات المعالج (ISA) المميزة بتات في سجلي mstatus و mstatush تُشير، وتتحكم اختياريًا، فيما إذا كانت عمليات الوصول إلى الذاكرة في أنماط M وS وU، بخلاف جلب التعليمات، بنظام little-endian أو big-endian؛ قد تكون هذه البتات للقراءة فقط، وفي هذه الحالة يكون نظام endian في التنفيذ مُبرمجًا مسبقًا، أو قد تكون قابلة للكتابة. ^{[ 41 ] : 23-24}

قد تسمح واجهة بيئة التنفيذ بعدم محاذاة عناوين الذاكرة المُستخدَمة مع عرض الكلمة، ولكن قد يكون الوصول إلى العناوين المُحاذية أسرع؛ على سبيل المثال، قد تُنفِّذ وحدات المعالجة المركزية البسيطة عمليات وصول غير مُحاذية باستخدام محاكاة برمجية بطيئة ناتجة عن مقاطعة فشل المحاذاة . ^{[ 3 ] : 3، 24-25}

على غرار العديد من مجموعات تعليمات RISC (وبعض مجموعات تعليمات الحواسيب ذات مجموعات التعليمات المعقدة (CISC)، مثل x86 و IBM System/360 وخلفائها حتى z/Architecture )، تفتقر RISC-V إلى أنماط عناوين تُعيد الكتابة إلى السجلات. على سبيل المثال، لا تدعم الزيادة التلقائية. ^{[ 3 ] : 24}

يدير معمارية RISC-V أنظمة الذاكرة المشتركة بين وحدات المعالجة المركزية أو الخيوط ، وذلك بضمان أن يرى كل خيط عمليات الذاكرة بالترتيب المبرمج. أما بين الخيوط وأجهزة الإدخال/الإخراج، فتُبسط RISC-V: فهي لا تضمن ترتيب عمليات الذاكرة، إلا من خلال تعليمات محددة، مثل fence...

تضمن التعليمات fenceأن تكون نتائج العمليات السابقة مرئية للعمليات اللاحقة للخيوط الأخرى أو أجهزة الإدخال/الإخراج. fenceويمكنها ضمان ترتيب عمليات الإدخال/الإخراج في الذاكرة وعمليات الإدخال/الإخراج المُرتبطة بها. على سبيل المثال، يمكنها فصل عمليات قراءة وكتابة الذاكرة دون التأثير على عمليات الإدخال/الإخراج. أو، إذا كان النظام قادرًا على تشغيل أجهزة الإدخال/الإخراج بالتوازي مع الذاكرة، fenceفإنها لا تُجبرها على انتظار بعضها البعض. قد يقوم معالج واحد بخيط واحد بفك تشفير التعليمات fenceعلى النحو التالي nop:

تستخدم بعض معالجات RISC (مثل MIPS و PowerPC و DLX وRISC-I من بيركلي) إزاحة 16 بت في عمليات التحميل والتخزين. وتُضبط البتات الـ 16 العليا باستخدام تعليمة تحميل الكلمة العليا . يسمح هذا بضبط قيم نصف الكلمة العليا بسهولة، دون الحاجة إلى إزاحة البتات. مع ذلك، فإن معظم استخدامات تعليمة نصف الكلمة العليا تُنتج ثوابت 32 بت، مثل العناوين. يستخدم RISC-V مزيجًا مشابهًا لـ SPARC من إزاحات 12 بت وتعليمات ضبط الكلمة العليا 20 بت . تساعد إزاحة 12 بت الأصغر على ضغط تعليمات التحميل والتخزين 32 بت، حيث تختار اثنين من أصل 32 سجلًا مع الحفاظ على عدد كافٍ من البتات لدعم ترميز التعليمات ذي الطول المتغير في RISC-V. ^{[ 3 ] : 16}

تتعامل معمارية RISC-V مع الثوابت والعناوين ذات 32 بت باستخدام تعليمات تُعيّن البتات العشرين العليا من سجل 32 بت. تقوم تعليمة `load upper immediate` luiبتحميل 20 بتًا في البتات من 31 إلى 12. ثم تقوم تعليمة ثانية، مثل `load addiupper immediate`، بتعيين البتات الاثنتي عشرة السفلى. يمكن تكوين الأعداد أو العناوين الصغيرة باستخدام السجل صفر بدلًا من `load upper immediate` lui.

تم توسيع هذه الطريقة للسماح بكتابة تعليمات برمجية مستقلة عن الموقع، وذلك بإضافة تعليمة auipcتُولّد 20 بتًا من بتات العنوان العليا عن طريق إضافة إزاحة إلى عداد البرنامج وتخزين النتيجة في سجل أساسي. وهذا يسمح للبرنامج بتوليد عناوين 32 بتًا نسبية إلى عداد البرنامج.

يمكن استخدام سجل الأساس غالبًا كما هو مع إزاحات 12 بت لعمليات التحميل والتخزين. عند الحاجة، addiيمكن ضبط البتات الـ 12 الأدنى من السجل. في مجموعات تعليمات المعالجات 64 بت و128 بت، luiيتم auipcتمديد الإشارة للنتيجة للحصول على العنوان الأكبر. ^{[ 3 ] : 37}

قد تفسر بعض وحدات المعالجة المركزية السريعة مجموعات التعليمات على أنها تعليمات مدمجةlui واحدة، أو auipcأنها مرشحة جيدة للدمج مع jalrعمليات addiالتحميل أو التخزين.

في معالج RISC-V، عند استدعاء روتين فرعي jal(القفز والربط)، يُخزَّن عنوان العودة في سجل. يُعدّ هذا أسرع في العديد من تصميمات الحواسيب، لأنه يوفر عملية وصول إلى الذاكرة مقارنةً بالأنظمة التي تُخزِّن عنوان العودة مباشرةً في مكدس الذاكرة. يحتوي هذا الروتين على إزاحة مُوقَّعة ( مُكمِّل ثنائيjal ) بطول 20 بت . تُضرب هذه الإزاحة في 2، ثم تُضاف إلى عداد البرنامج (PC) لتوليد عنوان نسبي لتعليمات 32 بت. إذا لم يكن العنوان الناتج مُحاذيًا لـ 32 بت (أي لا يقبل القسمة على 4)، فقد يُصدر المعالج استثناءً . [ ^{3 ] : 20-23 ، القسم 2.5}

تستخدم معالجات RISC-V تعليمات القفز والربط بين السجلات للانتقال إلى عناوين محسوبة . تشبه هذه التعليمات تعليمات القفز، ولكنها تحصل على عنوان الوجهة بإضافة إزاحة 12 بت إلى سجل القاعدة. (في المقابل، تضيف تعليمات القفز إزاحة أكبر قدرها 20 بت إلى عداد البرنامج).jalrjalrjaljal

jalrيُشبه تنسيق البتات في هذه التعليمات عمليات التحميل والتخزين النسبية للمسجلات. ومثلها، jalrيمكن استخدامها مع التعليمات التي تُعيّن أعلى 20 بتًا من مسجل أساسي لإنشاء فروع 32 بت، إما إلى عنوان مطلق (باستخدام lui) أو عنوان نسبي لعداد البرنامج (باستخدام auipcللتعليمات المستقلة عن الموضع). (يسمح استخدام عنوان أساسي ثابت بقيمة صفر باستدعاءات تعليمات منفردة إلى عنوان صغير (الإزاحة)، ثابت موجب أو سالب).

تستخدم معمارية RISC-V إعادة التدوير jalللحصول jalrعلى قفزات غير مشروطة بنسبة 20 بت إلى عداد البرنامج (PC) وقفزات غير مشروطة بنسبة 12 بت تعتمد على المسجلات. تُحوّل القفزات قيمة مسجل الربط إلى 0 بحيث لا يتم حفظ عنوان العودة. ^{[ 3 ] : 20-23، القسم 2.5}

يقوم RISC-V أيضًا بإعادة التدوير jalrللعودة من روتين فرعي: للقيام بذلك، jalrيتم تعيين سجل القاعدة ليكون سجل الربط المحفوظ بواسطة jalأو jalr. jalrإزاحة هي صفر وسجل الربط هو صفر، لذلك لا توجد إزاحة، ولا يتم حفظ عنوان العودة.

كما هو الحال في العديد من تصميمات RISC، يتطلب مُصرّف RISC-V، عند استدعاء روتين فرعي، استخدام تعليمات فردية لحفظ السجلات في المكدس عند بدء التنفيذ، ثم استعادتها من المكدس عند الخروج. لا يحتوي RISC-V على تعليمات لحفظ أو استعادة سجلات متعددة، إذ اعتُقد أن ذلك سيجعل وحدة المعالجة المركزية معقدة للغاية، وربما بطيئة. ^{[ 54 ]} وهذا بدوره قد يستهلك مساحة أكبر من التعليمات البرمجية. لذا، خطط المصممون لتقليل حجم التعليمات البرمجية باستخدام روتينات مكتبية لحفظ واستعادة السجلات. ^{[ 55 ]}

لا يحتوي معمارية RISC-V على سجل رمز الحالة أو بت الحمل . اعتقد المصممون أن رموز الحالة تزيد من تعقيد وحدات المعالجة المركزية السريعة بفرضها تفاعلات بين التعليمات في مراحل التنفيذ المختلفة. هذا الخيار يزيد من تعقيد العمليات الحسابية متعددة الدقة، كما أن بعض المهام العددية تتطلب طاقة أكبر. ونتيجة لذلك، لا يدعم هذا التصميم التنبؤ (التنفيذ المشروط للتعليمات). يزعم المصممون أن تصميمات وحدات المعالجة المركزية فائقة السرعة وغير المتسلسلة تُنفذ التنبؤ على أي حال، من خلال تنفيذ فرع المقارنة والرمز الشرطي بالتوازي، ثم تجاهل تأثيرات المسار غير المستخدم. كما يزعمون أنه حتى في وحدات المعالجة المركزية الأبسط، يكون التنبؤ أقل قيمة من التنبؤ بالفروع ، الذي يمكنه منع معظم حالات التوقف المرتبطة بالفروع الشرطية. صحيح أن الكود بدون تنبؤ يكون أكبر حجمًا ويحتوي على فروع أكثر، لكنهم يزعمون أيضًا أن مجموعة التعليمات المضغوطة (مثل مجموعة C في RISC-V ) تحل هذه المشكلة في معظم الحالات. ^{[ 42 ]}

بدلاً من ذلك، يحتوي RISC-V على فروع قصيرة تُجري المقارنات: يساوي، لا يساوي، أصغر من، أصغر من (عدد صحيح غير مُوقّع)، أكبر من أو يساوي، وأكبر من أو يساوي (عدد صحيح غير مُوقّع). يتم تنفيذ عشر عمليات تفرع للمقارنة بست تعليمات فقط، وذلك بعكس ترتيب المعاملات في المُجمِّع . على سبيل المثال، يمكن تنفيذ التفرع إذا كان أكبر من باستخدام أصغر من مع عكس ترتيب المعاملات. ^{[ 3 ] : 20-23، القسم 2.5}

تتمتع فروع المقارنة بنطاق إشارة مكون من 12 بت، وتقفز بالنسبة إلى عداد البرنامج. ^{[ 3 ] : 20-23، القسم 2.5}

على عكس بعض معمارية RISC، لا تتضمن معمارية RISC-V خانة تأخير التفرع ، وهي خانة تلي تعليمة التفرع ويمكن ملؤها بتعليمات تُنفذ سواءً تم تنفيذ التفرع أم لا. ^{[ 3 ] : 20-23، القسم 2.5.} يُستغنى عن خانة تأخير التفرع في معمارية RISC-V لأنها تُعقّد عمل وحدات المعالجة المركزية متعددة الدورات، ووحدات المعالجة المركزية فائقة التوازي، وخطوط الأنابيب الطويلة. وقد حققت مُتنبئات التفرع الديناميكية نجاحًا كافيًا لتقليل الحاجة إلى التفرعات المؤجلة. ^{[ 42 ]}

عند أول مواجهة مع تفرع، يفترض معالج RISC-V أنه سيتم تنفيذ تفرع نسبي سالب (أي أن بت الإشارة للإزاحة هو "1"). ^{[ 3 ] : 20-23، القسم 2.5.} يفترض هذا أن التفرع العكسي عبارة عن حلقة، ويوفر اتجاهًا افتراضيًا بحيث يمكن لمعالجات الأنابيب البسيطة ملء خط أنابيب التعليمات الخاص بها. بخلاف ذلك، لا يتطلب RISC-V التنبؤ بالتفرعات ، ولكن يُسمح لتطبيقات النواة بإضافته. يحجز RV32I مساحة تعليمات "HINT" التي لا تحتوي حاليًا على أي تلميحات حول التفرعات؛ ^{[ 3 ] : 28-29، القسم 2.9.} يفعل RV64I الشيء نفسه. ^{[ 3 ] : 38-39، القسم 5.4.}

يفصل معمارية RISC-V العمليات الحسابية إلى مجموعة أساسية من تعليمات الأعداد الصحيحة (المجموعة I ) تتضمن الجمع والطرح والإزاحة والمنطق الثنائي وفروع المقارنة. ويمكن لهذه التعليمات محاكاة معظم مجموعات تعليمات RISC-V الأخرى برمجياً. (وتُعدّ التعليمات الذرية استثناءً ملحوظاً). تفتقر تعليمات الأعداد الصحيحة في RISC-V إلى عملية عدّ الأصفار البادئة وعمليات حقول البتات المستخدمة عادةً لتسريع عمليات الفاصلة العائمة البرمجية في معالج الأعداد الصحيحة البحتة، ومع ذلك، فبينما تُصنّف امتدادات Zbb وZba وZbs المُعتمدة ضمن امتداد معالجة البتات، فإنها تحتوي على تعليمات إضافية للأعداد الصحيحة، بما في ذلك تعليمة عدّ الأصفار البادئة.

تتضمن تعليمات ضرب الأعداد الصحيحة (المجموعة M ) عمليات الضرب والقسمة للأعداد الصحيحة الموقعة وغير الموقعة. كما تشمل عمليات ضرب وقسمة الأعداد الصحيحة ذات الدقة المزدوجة، بالإضافة إلى عمليات الضرب والقسمة التي تُنتج الكلمة العليا من الناتج. توصي وثيقة ISA مطوري وحدات المعالجة المركزية والمترجمات بدمج تسلسل موحد من تعليمات الضرب والقسمة العليا والدنيا في عملية واحدة إن أمكن. ^{[ 3 ] : 43-45}

تتضمن تعليمات الفاصلة العائمة (المجموعة F ) عمليات حسابية أحادية الدقة، بالإضافة إلى فروع مقارنة مشابهة لتلك المستخدمة في العمليات الحسابية للأعداد الصحيحة. وتتطلب هذه التعليمات مجموعة إضافية من 32 مسجلاً للفاصلة العائمة، وهي منفصلة عن مسجلات الأعداد الصحيحة. أما تعليمات الفاصلة العائمة ثنائية الدقة (المجموعة D ) فتفترض عمومًا أن مسجلات الفاصلة العائمة هي 64 بت (أي ضعف العرض)، وتتم مزامنة المجموعة الفرعية F مع المجموعة D. كما تم تعريف مجموعة تعليمات للفاصلة العائمة رباعية الدقة 128 بت ( Q ). ^{[ 3 ] : يمكن لأجهزة الكمبيوتر RISC-V التي لا تدعم الفاصلة العائمة، والتي تتراوح أطوالها بين 63 و82 بت} ، استخدام مكتبة برمجية للفاصلة العائمة.

لا يتسبب معمارية RISC-V في حدوث استثناءات عند حدوث أخطاء حسابية، بما في ذلك تجاوز السعة ، ^{[ 3 ] : 17-20} ، أو نقص السعة، أو القيم غير الطبيعية، أو القسمة على صفر. ^{[ 3 ] : 44-45} بدلاً من ذلك، ينتج كل من الحساب الصحيح والحساب العشري قيمًا افتراضية معقولة، وتقوم تعليمات الحساب العشري بتعيين بتات الحالة. ^{[ 3 ] : 66} يمكن اكتشاف القسمة على صفر من خلال فرع واحد بعد عملية القسمة. ^{[ 3 ] : 44-45} يمكن اختبار بتات الحالة بواسطة نظام التشغيل أو المقاطعة الدورية.

يدعم معمارية RISC-V الحواسيب التي تتشارك الذاكرة بين وحدات معالجة مركزية وخيوط متعددة . نموذج اتساق الذاكرة القياسي في RISC-V هو اتساق التحرير . أي أنه يمكن إعادة ترتيب عمليات التحميل والتخزين بشكل عام، ولكن قد تُصنف بعض عمليات التحميل كعمليات اكتساب يجب أن تسبق عمليات الوصول اللاحقة إلى الذاكرة، وقد تُصنف بعض عمليات التخزين كعمليات تحرير يجب أن تلي عمليات الوصول السابقة إلى الذاكرة. ^{[ 3 ] : 83-94}

تتضمن مجموعة التعليمات الأساسية دعمًا محدودًا في شكل تعليمة fenceلفرض ترتيب الذاكرة. ^{[ 3 ] : 26-27.} على الرغم من أن هذا كافٍ ( fence r, rwيوفر تعليمات الاستحواذ والإفراج )، إلا أن العمليات المدمجة قد تكون أكثر كفاءة. ^{[ 3 ] : الفصل 8}fence rw, w

يدعم امتداد عمليات الذاكرة الذرية نوعين من عمليات الذاكرة الذرية لضمان اتساق التحرير. أولًا، يوفر تعليمات تحميل محجوزةlr وتعليمات تخزين مشروطةsc للأغراض العامة . lrيقوم هذا الامتداد بتحميل عنوان الذاكرة، ويحاول حجز هذا العنوان لخيط المعالجة الخاص به. scيتم تنفيذ عملية تخزين مشروطة لاحقة على العنوان المحجوز فقط إذا لم يتم كسر الحجز بواسطة عملية تخزين متداخلة من مصدر آخر. إذا نجحت عملية التخزين، يتم وضع صفر في سجل. إذا فشلت، تشير قيمة غير صفرية إلى أن البرنامج بحاجة إلى إعادة محاولة العملية. في كلتا الحالتين، يتم تحرير الحجز. ^{[ 3 ] : الفصل 8}

تُنفّذ المجموعة الثانية من التعليمات الذرية تسلسلات القراءة والتعديل والكتابة : تحميل (قد يكون تحميلًا واستحواذًا) إلى سجل الوجهة، ثم عملية بين القيمة المُحمّلة وسجل المصدر، ثم تخزين النتيجة (قد يكون تخزينًا وتحريرًا). يسمح جعل حواجز الذاكرة اختيارية بدمج العمليات. تُفعّل العمليات الاختيارية بواسطة بتات الاستحواذ والتحرير الموجودة في كل تعليمة ذرية. يُعرّف RISC-V تسع عمليات ممكنة: التبديل (استخدام قيمة سجل المصدر مباشرةً)؛ الجمع؛ العمليات المنطقية AND وOR وXOR؛ والحد الأدنى والحد الأقصى للأعداد المُوقّعة وغير المُوقّعة. [ ^{3 ] : الفصل 8}

قد يُحسّن تصميم النظام هذه العمليات المُدمجة أكثر من تحسينها عند استخدام `builder` و` lrrestore` sc. على سبيل المثال، إذا كانت قيمة سجل الوجهة لعملية التبديل هي الصفر الثابت، فيمكن تخطي عملية التحميل. وإذا لم تتغير القيمة المخزنة منذ التحميل، فيمكن تخطي عملية التخزين. ^{[ 52 ] : 44}

تُنفّذ معالجات IBM System/370 وخلفائها، بما في ذلك z/Architecture و x86، تعليمة المقارنة والتبديل ( compare - and-swap ) cas، التي تختبر موقعًا في الذاكرة وتُحدّثه بشكل مشروط: إذا كان الموقع يحتوي على القيمة القديمة المتوقعة، casتستبدلها بقيمة جديدة مُعطاة؛ ثم تُعيد مؤشرًا يُفيد ما إذا كان قد تم التغيير أم لا. مع ذلك، عادةً ما تُنفّذ تعليمة تحميل بسيطة قبل تعليمة المقارنة casوالتبديل لجلب القيمة القديمة. تكمن المشكلة الكلاسيكية في أنه إذا قرأ أحد الخيوط (حمّل) القيمة A ، ثم حسب قيمة جديدة C ، ثم استخدم تعليمة casالمقارنة والتبديل لاستبدال A بـ C ، فلن يكون لديه طريقة لمعرفة ما إذا كان نشاط متزامن في خيط آخر قد استبدل A بقيمة أخرى B ثم أعاد A إلى حالتها الأصلية. في بعض الخوارزميات (مثل تلك التي تكون فيها القيم في الذاكرة عبارة عن مؤشرات إلى كتل مُخصصة ديناميكيًا)، قد تؤدي مشكلة ABA هذه إلى نتائج غير صحيحة. الحل الأكثر شيوعًا هو استخدام تعليمة مزدوجة العرضcas لتحديث كل من المؤشر وعداد مجاور. لسوء الحظ، تتطلب هذه التعليمات تنسيقًا خاصًا لتحديد سجلات متعددة، وتُجري عمليات قراءة وكتابة متعددة، وقد تتضمن عمليات معقدة على ناقل البيانات. ^{[ 3 ] : 48-49}

يُعدّ الخيار lr/ scأكثر كفاءة. فهو عادةً ما يتطلب تحميلًا واحدًا فقط للذاكرة، ويُفضّل تقليل عمليات الذاكرة البطيئة. كما أنه دقيق: إذ يتحكم في جميع عمليات الوصول إلى خلية الذاكرة، بدلًا من مجرد ضمان نمط بت. مع ذلك، وعلى عكس الخيار cas/، قد يسمح الخيار / بحدوث حالة التعطل ، حيث يتسبب خيطان أو أكثر بشكل متكرر في فشل تعليمات بعضهما البعض. يضمن RISC-V التقدم للأمام (عدم حدوث حالة تعطل) إذا اتبع الكود قواعد توقيت وتسلسل التعليمات: 1) يجب أن يستخدم مجموعة التعليمات الفرعية I فقط . 2) لمنع حالات فقدان الذاكرة المؤقتة المتكررة، يجب ألا يشغل الكود (بما في ذلك حلقة إعادة المحاولة) أكثر من 16 تعليمة متتالية. 3) يجب ألا يتضمن أي تعليمات نظام أو تعليمات سياج، أو فروعًا عكسية بين الخيارين / lrو sc. 4) يجب أن يكون الفرع العكسي إلى حلقة إعادة المحاولة إلى التسلسل الأصلي. ^{[ 3 ] : 48-49}

تُقدّم المواصفات مثالاً على كيفية استخدام تعليمات القراءة والتعديل والكتابة الذرية لقفل بنية بيانات. ^{[ 3 ] : 54}

تحدد مجموعة تعليمات RISC-V القياسية أن جميع التعليمات تتكون من 32 بت. وهذا يُسهّل عملية التنفيذ بشكل كبير، ولكنه، كما هو الحال مع معالجات RISC الأخرى ذات ترميز التعليمات 32 بت، ينتج عنه حجم كود أكبر مقارنةً بمجموعات التعليمات ذات التعليمات متغيرة الطول. ^{[ 3 ] : 99 [ 54 ]}

لتعويض ذلك، فإن تعليمات RISC-V ذات 32 بت هي في الواقع 30 بت؛ حيث يُحجز ثلاثة أرباع مساحة رمز العملية لمجموعة تعليمات مضغوطة اختيارية (لكن يُوصى بها) ذات طول متغير ، RVC، والتي تتضمن تعليمات 16 بت. وكما هو الحال في SuperH و ARM Thumb و MIPS16 ، فإن التعليمات المضغوطة هي ببساطة ترميزات بديلة لمجموعة فرعية من التعليمات الأكبر. ومثل SuperH ، ولكن على عكس مجموعات ARM أو MIPS المضغوطة، فقد تم حجز المساحة منذ البداية، لذلك لا يوجد وضع تشغيل منفصل. ويمكن مزج التعليمات القياسية والمضغوطة بحرية. ^{[ 3 ] : 97 [ 54 ]} (حرف الامتداد هو C. ) ^{[ 3 ] : 97}

لأن (مثل Thumb-1 و MIPS16) التعليمات المضغوطة هي ببساطة ترميزات بديلة (أسماء مستعارة) لمجموعة فرعية مختارة من التعليمات الأكبر، يمكن تنفيذ الضغط في المجمع، وليس من الضروري أن يعرف المترجم عنها.

تم اختبار نموذج أولي لـ RVC في عام 2011. ^{[ 54 ]} كان حجم كود النموذج الأولي أصغر بنسبة 20% من كود حاسوب x86 وكود MIPS المضغوط، وأكبر بنسبة 2% من كود ARM Thumb-2 . ^{[ 54 ]} كما أنه قلل بشكل كبير من كل من ذاكرة التخزين المؤقت المطلوبة واستهلاك الطاقة المُقدَّر لنظام الذاكرة. ^{[ 54 ]}

كان هدف الباحث تقليل حجم الملف الثنائي للبرنامج في الحواسيب الصغيرة، وخاصةً أنظمة الحواسيب المدمجة . تضمن النموذج الأولي 33 من أكثر التعليمات استخدامًا، أُعيدت كتابتها بتنسيقات مضغوطة 16 بت باستخدام رموز العمليات التي كانت مخصصة سابقًا للمجموعة المضغوطة. ^{[ 54 ]} تم الضغط في لغة التجميع ، دون أي تغييرات على المُصرّف. حذفت التعليمات المضغوطة الحقول التي غالبًا ما تكون أصفارًا، واستخدمت قيمًا فورية صغيرة، أو وصلت إلى مجموعات فرعية (16 أو 8) من السجلات. addiيُعدّ الضغط شائعًا جدًا وقابلًا للضغط في كثير من الأحيان. ^{[ 54 ]}

يعود جزء كبير من اختلاف الحجم مقارنةً بمجموعة Thumb الخاصة بمعالج ARM إلى أن معمارية RISC-V، والنموذج الأولي منها، لا تحتوي على تعليمات لحفظ واستعادة سجلات متعددة. بدلاً من ذلك، كان المُصرّف يُولّد تعليمات تقليدية تصل إلى المكدس. ثم يقوم مُجمّع RVC في النموذج الأولي بتحويل هذه التعليمات غالبًا إلى صيغ مُضغوطة بنصف الحجم. مع ذلك، كان هذا لا يزال يستهلك مساحة أكبر من التعليمات البرمجية مقارنةً بتعليمات ARM التي تحفظ وتستعيد سجلات متعددة. اقترح الباحث تعديل المُصرّف لاستدعاء إجراءات مكتبية لحفظ واستعادة السجلات. تميل هذه الإجراءات إلى البقاء في ذاكرة التخزين المؤقت للتعليمات البرمجية، وبالتالي تعمل بسرعة، وإن لم تكن بنفس سرعة تعليمات الحفظ المتعددة. ^{[ 54 ]}

يتطلب معيار RVC استخدام تعليمات 32 بت في بعض الأحيان. وقد اكتملت عدة مقترحات غير قياسية لـ RVC، لا تتطلب تعليمات 32 بت، ويُقال إنها تتمتع بكثافة أعلى من معيار RVC. ^{[ 56 ] [ 57 ]} ويستند مقترح آخر إلى هذه المقترحات، ويدّعي أيضًا استخدام نطاق ترميز أقل. ^{[ 58 ]}

يتم تقليص مجموعة التعليمات الخاصة بأصغر وحدات المعالجة المركزية المدمجة (المجموعة E) بطرق أخرى: حيث لا يتم دعم سوى 16 من أصل 32 سجلًا للأعداد الصحيحة. ^{[ 3 ] : الفصل 4.} يمكن استخدام جميع الامتدادات الحالية؛ ويجري النظر في امتداد للأعداد العشرية لاستخدام سجلات الأعداد الصحيحة لقيم الأعداد العشرية. تدعم مجموعة التعليمات المميزة وضع الآلة ووضع المستخدم وأنظمة الذاكرة التي تستخدم إعادة توجيه العناوين الأساسية والمقيدة فقط. ^{[ 41 ]}

دار نقاش حول ملف تعريف لوحدة تحكم دقيقة لمعالج RISC-V، بهدف تسهيل تطوير الأنظمة المدمجة بعمق. ويرتكز هذا الملف على دعم أسرع وأبسط للغة C للمقاطعات، وأنماط أمان مبسطة، وواجهة ثنائية مبسطة لتطبيقات POSIX . ^{[ 59 ]}

اقترح مراسلون أيضًا مجموعات تعليمات RV16E أصغر حجمًا وغير قياسية ذات 16 بت : تضمنت عدة مقترحات جادة استخدام تعليمات لغة C ذات 16 بت مع 8 سجلات سعة كل منها 16 بت. ^{[ 57 ] [ 56 ]} واقترحت مزحة في الأول من أبريل ترتيبًا عمليًا للغاية: استخدام 16 سجلًا للأعداد الصحيحة سعة كل منها 16 بت، مع مجموعات تعليمات EIMC القياسية (بما في ذلك تعليمات 32 بت). وكانت المزحة تكمن في استخدام تبديل البنوك في حين أن وحدة المعالجة المركزية ذات 32 بت ستكون متفوقة بشكل واضح بفضل مساحة العناوين الأكبر. ^{[ 60 ]}

تتضمن بنية مجموعة تعليمات RISC-V مواصفات منفصلة لمجموعة التعليمات المميزة ، والتي تصف في الغالب ثلاثة مستويات من الامتيازات بالإضافة إلى وضع المشرف المتعامد. اعتبارًا من ديسمبر 2021 تمت المصادقة على الإصدار 1.12 من قبل RISC-V International. ^{[ 41 ]}

يدعم الإصدار 1.12 من المواصفات عدة أنواع من أنظمة الكمبيوتر:

1. الأنظمة التي تحتوي على وضع الآلة فقط ، ربما للأنظمة المدمجة البسيطة،
2. أنظمة مزودة بوضع الآلة (للمشرف البسيط ) ووضع المستخدم لتنفيذ أنظمة مضمنة آمنة نسبياً،
3. أنظمة مزودة بوضع الآلة، ووضع المشرف (لنظام التشغيل)، وأوضاع المستخدم لأنظمة التشغيل النموذجية.

تتوافق هذه الأنظمة تقريبًا مع أنظمة ذات أربع "حلقات" كحد أقصى من الامتيازات والأمان : الجهاز، والمشرف، والمشرف، والمستخدم. ومن المتوقع أيضًا أن تحتوي كل طبقة على طبقة رقيقة من البرامج الداعمة القياسية التي تتواصل مع طبقة ذات امتيازات أعلى، أو مع الأجهزة. ^{[ 41 ]}

تتضمن بنية مجموعة التعليمات (ISA) أيضًا وضعًا للمشرف الافتراضي (Hypervisor) مستقلًا عن وضعي المستخدم والمشرف. ^{[ 61 ]} تتمثل الميزة الأساسية في بت تكوين يسمح إما لرمز مستوى المشرف بالوصول إلى سجلات المشرف الافتراضي، أو يتسبب في مقاطعة عند الوصول إليها. يتيح هذا البت لوضع المشرف التعامل مباشرةً مع الأجهزة التي يحتاجها المشرف الافتراضي، مما يبسط تنفيذ المشرفات الافتراضية المستضافة بواسطة نظام التشغيل. يُعد هذا الوضع شائعًا لتشغيل الحواسيب الضخمة. لدعم المشرفات الافتراضية غير المستضافة، يمكن لهذا البت التسبب في مقاطعة المشرف الافتراضي عند الوصول إليها. كما يُبسط التصميم تداخل المشرفات الافتراضية، حيث يعمل مشرف افتراضي ضمن مشرف افتراضي آخر، ويسمح، عند الضرورة، للنواة باستخدام ميزات المشرف الافتراضي ضمن رمز النواة الخاص بها. ونتيجةً لذلك، يدعم شكل المشرف الافتراضي في بنية مجموعة التعليمات خمسة أوضاع: الجهاز، والمشرف، والمستخدم، والمشرف ضمن المشرف الافتراضي، والمستخدم ضمن المشرف.

تُعرّف مواصفات مجموعة التعليمات المميزة خيوط المعالجة المادية (أو هارت) بشكل صريح . يُعدّ استخدام خيوط معالجة مادية متعددة ممارسة شائعة في الحواسيب ذات القدرات العالية. فعندما يتوقف أحد الخيوط في انتظار الذاكرة، يمكن للخيوط الأخرى غالبًا المتابعة. تُساعد خيوط المعالجة المادية على الاستخدام الأمثل للعدد الكبير من المسجلات ووحدات التنفيذ في وحدات المعالجة المركزية السريعة خارج الترتيب. وأخيرًا، تُعدّ خيوط المعالجة المادية وسيلة بسيطة وفعّالة للتعامل مع المقاطعات : فلا حاجة لحفظ أو استعادة المسجلات، بل يكفي تنفيذ خيط معالجة مادي مختلف. مع ذلك، فإن خيط المعالجة المادي الوحيد المطلوب في حاسوب RISC-V هو الخيط صفر. ^{[ 41 ]}

تُعالج المقاطعات والاستثناءات معًا. تنشأ الاستثناءات عن تنفيذ التعليمات، بما في ذلك التعليمات غير القانونية واستدعاءات النظام، بينما تنشأ المقاطعات عن أحداث خارجية. تدعم تعريفات سجلات التحكم والحالة الحالية استثناءات الأخطاء والذاكرة في معمارية RISC-V، بالإضافة إلى عدد محدود من المقاطعات، عادةً عبر "مُقاطع محلي متقدم للنواة" (ACLINT). ^{[ 62 ]} بالنسبة للأنظمة التي تحتوي على عدد أكبر من المقاطعات، تُحدد المواصفات أيضًا وحدة تحكم في المقاطعات على مستوى النظام الأساسي (PLIC) لتنسيق عدد كبير من المقاطعات بين معالجات متعددة. تبدأ المقاطعات دائمًا من أعلى مستوى امتيازات في الجهاز، وتحتوي سجلات التحكم في كل مستوى على بتات توجيه صريحة لتوجيه المقاطعات إلى التعليمات البرمجية الأقل امتيازات. على سبيل المثال، لا يحتاج برنامج إدارة الأجهزة الافتراضية (Hypervisor) إلى تضمين برنامج يُنفذ عند كل مقاطعة لتوجيه المقاطعة إلى نظام التشغيل. بدلاً من ذلك، عند الإعداد، يمكنه ضبط بتات لتوجيه المقاطعة. ^{[ 41 ]}

يدعم هذا المعيار عدة أنظمة ذاكرة. يُعدّ نظام الذاكرة المادية فقط مناسبًا لأبسط الأنظمة المدمجة. كما يتضمن أربعة أنظمة ذاكرة افتراضية بنمط يونكس للذاكرة المخزنة مؤقتًا في أنظمة التخزين الضخمة. تدعم أنظمة الذاكرة الافتراضية وحدة إدارة الذاكرة (MMU) بأربعة أحجام، بعناوين 32 و39 و48 و57 بت. تدعم جميع أنظمة الذاكرة الافتراضية صفحات بحجم 4 كيلوبايت، وأشجار جداول صفحات متعددة المستويات، وتستخدم خوارزميات متشابهة جدًا لتصفح أشجار جداول الصفحات. صُممت جميعها للتصفح إما باستخدام الأجهزة أو البرامج. لتقليل تكلفة تصفح جداول الصفحات، يمكن أن تكون الصفحات ذات الأحجام الكبيرة صفحات طرفية في مستويات أعلى من شجرة جدول صفحات النظام. يدعم SV32 فقط التطبيقات 32 بت، ويحتوي على شجرة جدول صفحات ثنائية الطبقات، ويدعم صفحات فائقة بحجم 4 ميجابايت. يحتوي SV39 على جدول صفحات ثلاثي المستويات، ويدعم صفحات فائقة بحجم 2 ميجابايت وصفحات ضخمة بحجم 1 جيجابايت. يتطلب دعم SV39 وجود SV48. يحتوي أيضًا على جدول صفحات من أربعة مستويات، ويدعم صفحات فائقة بحجم 2 ميجابايت، وصفحات جيجابايت بحجم 1 جيجابايت، وصفحات تيرابايت بحجم 512 جيجابايت. أما SV57 فيحتوي على جدول صفحات من خمسة مستويات، ويدعم صفحات فائقة بحجم 2 ميجابايت، وصفحات جيجابايت بحجم 1 جيجابايت، وصفحات تيرابايت بحجم 512 جيجابايت، وصفحات بيتابايت بحجم 256 تيرابايت. تتم محاذاة الصفحات الفائقة على حدود الصفحة لأصغر حجم صفحة تالية. ^{[ 41 ]}          

تمت المصادقة على بعض امتدادات مجموعة تعليمات المعالج (ISA) لمعالجة البتات في نوفمبر 2021 (Zba، Zbb، Zbc، Zbs). ^{[ 44 ]} يمكن القول إن امتدادات Zba وZbb وZbs هي امتدادات لتعليمات الأعداد الصحيحة القياسية I: تحتوي Zba على تعليمات لتسريع حساب عناوين عناصر المصفوفات في مصفوفات من أنواع بيانات بحجم 2 أو 4 أو 8 بايت (sh1add، sh2add، sh3add)، وللمعالجات ذات 64 (و128) بت عند فهرستها بأعداد صحيحة غير موقعة (add.uw، sh1add.uw، sh2add.uw، sh3add.uw وslli.uw). تحتوي تعليمات Zbb على عمليات لحساب البتات الصفرية البادئة أو اللاحقة أو جميع البتات 1 في عمليات الكلمات الكاملة و32 بت (clz، clzw، ctz، ctzw، cpop، cpopw)، وعكس ترتيب البايت (rev8)، والتعليمات المنطقية مع نفي المدخل الثاني (andn، orn، xnor)، وتمديد الإشارة والصفر (sext.b، sext.h، zext.h) التي لا يمكن توفيرها كحالات خاصة للتعليمات الأخرى (andi، addiw، add.wu)، والحد الأدنى والحد الأقصى للأعداد الصحيحة (الموقعة وغير الموقعة)، وتدوير البتات (يسارًا ويمينًا) في سجل وكلمات 32 بت (rori، roriw، ror، rorw، rol، rolw)، وعملية "or combine" على مستوى البايت والتي تسمح بالكشف عن بايت صفري في سجل كامل، وهو أمر مفيد للتعامل مع وظائف السلاسل المنتهية بصفر على نمط لغة C. يسمح امتداد Zbs بتعيين واسترجاع ومسح وتبديل البتات الفردية في سجل بواسطة فهرسها (bseti، bset، bexti، bext، bclri، bclr، binvi، binv).

تتضمن امتدادات Zbc تعليماتٍ لعملية "الضرب بدون حمل"، والتي تُجري عملية ضرب كثيرات الحدود على حقل غالوا GF(2) (clmul, clmulh, clmulr). تُعدّ هذه العمليات مفيدةً في التشفير وفحوصات CRC لسلامة البيانات.

عند تنفيذها بشكل جيد، يمكن لمجموعة فرعية متخصصة من عمليات معالجة البتات أن تُسهم في العمليات التشفيرية والرسومية والرياضية. تشمل التعليمات الإضافية التي نوقشت تعليمات الإزاحة بمقدار واحد، وعكس البتات المعمم، وتبديل المصفوفات، ووضع حقل البتات، واستخراج وإيداع كلمتين أو بايتات أو أنصاف كلمات في سجل واحد، وتعليمات CRC، وعمليات مصفوفة البتات (RV64 فقط)، والمزج الشرطي، والنقل الشرطي، وإزاحات القمع. كانت معايير الإدراج الموثقة في المسودة متوافقة مع فلسفات RISC-V وتنسيقات مجموعة تعليمات المعالج (ISA)، مع تحسينات جوهرية في كثافة التعليمات البرمجية أو سرعتها (أي، تقليل عدد التعليمات بنسبة 3 إلى 1 على الأقل)، وتطبيقات عملية واسعة النطاق، بما في ذلك دعم المترجمات الموجودة مسبقًا. يتضمن الإصدار 0.93 من امتداد معالجة البتات هذه التعليمات؛ ^{[ 63 ]} بعضها موجود الآن في الإصدار 1.0.1 من امتداد التشفير الخاص بتعليمات المصدر العددي والإنتروبيا . ^{[ 46 ]}

تُستخدم تعليمات Packed-SIMD على نطاق واسع من قبل وحدات المعالجة المركزية التجارية لتسريع معالجة الوسائط المتعددة وغيرها من الإشارات الرقمية بتكلفة منخفضة . ^{[ 42 ]} بالنسبة لأنظمة RISC-V البسيطة ومنخفضة التكلفة، اقترحت مواصفات مجموعة تعليمات المعالج الأساسية استخدام بتات سجلات الفاصلة العائمة لإجراء عمليات حسابية متوازية على مستوى الكلمات الفرعية باستخدام تعليمات مفردة وبيانات متعددة ( SIMD ).

في عام 2017، نشر أحد البائعين اقتراحًا أكثر تفصيلًا على القائمة البريدية، ويمكن الإشارة إليه على أنه الإصدار 0.1. ^{[ 64 ]} اعتبارًا من عام 2019تتراوح كفاءة مجموعة تعليمات المعالج المقترحة هذه بين ضعفين إلى خمسة أضعاف كفاءة وحدة المعالجة المركزية الأساسية لمجموعة متنوعة من برامج ترميز الإشارات الرقمية. ^{[ 65 ]} افتقر الاقتراح إلى تنسيقات التعليمات وترخيص مُخصص لمنظمة RISC-V الدولية، ولكنه خضع للمراجعة من قِبل القائمة البريدية. ^{[ 64 ]} من بين الجوانب غير الشائعة في هذا الاقتراح إضافة رمز شرطي، وهو الأول من نوعه في تصميم RISC-V، وربط السجلات المتجاورة (وهو أيضًا الأول من نوعه)، واحتوائه على عداد حلقات قد يصعب تنفيذه في بعض البنى الدقيقة.

قد تجعل مجموعة تعليمات معالجة المتجهات المقترحة مجموعة SIMD المعبأة قديمة. يأمل المصممون في توفير مرونة كافية تسمح لوحدة المعالجة المركزية بتنفيذ تعليمات المتجهات في سجلات المعالج القياسية. وهذا من شأنه أن يُمكّن من تنفيذ تطبيقات بسيطة بأداء مماثل لمجموعة تعليمات الوسائط المتعددة، كما ذُكر سابقًا. مع ذلك، يمكن لمعالج المتجهات المساعد الحقيقي تنفيذ نفس التعليمات البرمجية بأداء أعلى. ^{[ 66 ]}

اعتبارًا من 19 سبتمبر 2021  وصل امتداد المتجهات إلى الإصدار 1.0. ^{[ 67 ]} وهو تصميم محافظ ومرن لمعالج متجهات متعدد الأغراض ذي دقة مختلطة، مناسب لتنفيذ نوى الحوسبة . يمكن نقل الكود بسهولة إلى وحدات المعالجة المركزية ذات أطوال المتجهات المختلفة، ومثاليًا دون الحاجة إلى إعادة تجميعه. ^{[ 66 ]}

في المقابل، تُعدّ امتدادات SIMD ذات المتجهات القصيرة أقل ملاءمة. تُستخدم هذه الامتدادات في معالجات x86 و ARM و PA-RISC . في هذه المعالجات، يُجبر تغيير عرض الكلمة على تغيير مجموعة التعليمات لتوسيع سجلات المتجهات (في حالة x86، من سجلات MMX ذات 64 بت إلى امتدادات SIMD المتدفقة (SSE) ذات 128 بت ، ثم إلى امتدادات المتجهات المتقدمة (AVX) ذات 256 بت ، وأخيرًا AVX-512 ). والنتيجة هي مجموعة تعليمات متزايدة، وحاجة إلى نقل التعليمات البرمجية العاملة إلى التعليمات الجديدة.

في بنية مجموعة تعليمات المتجهات RISC-V، بدلاً من تحديد طول المتجه ^{في البنية} ، ^تتوفر تعليمات ⁽ مثل vsetvli` vsetivli_ ^...vsetvl

يُحدد التطبيق عرض المتجه الإجمالي المطلوب، ويُحدد المعالج طول المتجه الذي يُمكنه توفيره باستخدام الموارد المتاحة على الشريحة. ويأخذ هذا شكل تعليمة ( vsetcfg) بأربعة معاملات فورية، تُحدد عدد سجلات المتجه لكل عرض متاح مطلوب. يجب ألا يتجاوز المجموع الحد الأقصى للعنونة وهو 32، ولكن قد يكون أقل إذا لم يتطلب التطبيق جميعها. ويُحدد طول المتجه بقسمة سعة التخزين المتاحة على الشريحة على عدد بايتات التخزين المطلوبة لكل إدخال. (قد توجد أيضًا حدود إضافية للأجهزة، والتي بدورها قد تسمح بتنفيذات على غرار SIMD.) ^{[ 66 ]}

خارج نطاق حلقات المتجهات، يمكن للتطبيق تصفير عدد سجلات المتجهات المطلوبة، مما يوفر على نظام التشغيل عناء الاحتفاظ بها عند تبديل السياق . ^{[ 66 ]}

لا يقتصر تغيّر طول المتجه على بنيته فحسب، بل صُمم ليتغير أثناء التشغيل أيضًا. ولتحقيق هذه المرونة، من المرجح أن تستخدم مجموعة التعليمات مسارات بيانات متغيرة العرض وعمليات متغيرة النوع باستخدام التحميل الزائد متعدد الأشكال. ^{[ 66 ]} والهدف من ذلك هو تقليل حجم وتعقيد مجموعة التعليمات والمترجم. ^{[ 66 ]}

أظهرت معالجات المتجهات التجريبية الحديثة ذات مسارات البيانات متغيرة العرض زيادات ملحوظة في العمليات لكل ثانية (السرعة)، والمساحة (تكلفة أقل)، والطاقة (عمر بطارية أطول). ^{[ 68 ]}

بخلاف وحدة معالجة الرسومات الحديثة النموذجية ، لا توجد خطط لتوفير أجهزة خاصة لدعم التنبؤ بالتفرعات . بدلاً من ذلك، سيتم استخدام التنبؤ القائم على المُصرّف بتكلفة أقل. ^{[ 66 ] [ 69 ]}

توجد مواصفات أولية لمصحح الأخطاء المدعوم بالأجهزة في معمارية RISC-V . سيستخدم مصحح الأخطاء نظام نقل بيانات مثل JTAG أو USB للوصول إلى سجلات التصحيح. قد تدعم واجهة تصحيح الأخطاء القياسية للأجهزة إما واجهة مجردة موحدة أو تغذية التعليمات . ^{[ 70 ] [ 71 ]}

اعتبارًا من يناير 2017 لا يزال الشكل الدقيق للواجهة المجردة غير محدد، لكن المقترحات تتضمن نظامًا مُرتبطًا بالذاكرة مع عناوين موحدة لسجلات أجهزة التصحيح، أو سجل أوامر وسجل بيانات يمكن الوصول إليهما من نظام الاتصال. ^{[ 70 ]} ويزعم المراسلون أن أنظمة مماثلة تُستخدم في واجهة وضع التصحيح في الخلفية (BDM) من Freescale لبعض وحدات المعالجة المركزية، و ARM ، وOpenRISC ، و LEON من Aeroflex . ^{[ 70 ]}

في تقنية تغذية التعليمات ، تعالج وحدة المعالجة المركزية استثناء التصحيح لتنفيذ التعليمات الفردية المكتوبة في سجل. ويمكن استكمال ذلك بسجل تمرير البيانات ووحدة للوصول المباشر إلى الذاكرة. تتيح تغذية التعليمات للمصحح الوصول إلى الحاسوب تمامًا كما يفعل البرنامج. كما أنها تقلل من التغييرات في وحدة المعالجة المركزية، وتتكيف مع أنواع عديدة من وحدات المعالجة المركزية. وقد قيل إن هذه التقنية مناسبة بشكل خاص لمعمارية RISC-V لأنها مصممة خصيصًا للعديد من أنواع الحواسيب. يسمح سجل تمرير البيانات للمصحح بكتابة حلقة نقل بيانات إلى ذاكرة الوصول العشوائي (RAM)، ثم تنفيذ الحلقة لنقل البيانات من وإلى الحاسوب بسرعة تقارب السرعة القصوى لقناة بيانات نظام التصحيح. ^{[ 70 ]} ويذكر المراسلون أن أنظمة مماثلة تُستخدم في معالجات MIPS من MIPS Technologies ، ومعالجات Intel Quark ، ومعالجات Xtensa من Tensilica ، وفي واجهة وضع التصحيح في الخلفية (BDM) لمعالجات Freescale Power ISA . ^{[ 70 ]}

اقترح أحد الموردين نظامًا فرعيًا لتتبع الأجهزة بهدف التوحيد القياسي، وتبرع بتصميم متوافق، وبدأ عملية مراجعة. ^{[ 72 ] [ 73 ]} يقترح النظام وحدة أجهزة قادرة على تتبع تنفيذ التعليمات البرمجية على معظم وحدات المعالجة المركزية RISC-V. ولتقليل معدل نقل البيانات، والسماح بمسارات أبسط أو أقل تكلفة لبيانات التتبع، لا يُولّد النظام بيانات تتبع يمكن حسابها من صورة ثنائية للتعليمات البرمجية. بل يرسل فقط البيانات التي تُشير إلى المسارات "غير القابلة للاستنتاج" عبر البرنامج، مثل الفروع الشرطية المُتخذة. ولتقليل معدلات نقل البيانات، لا يتم تتبع الفروع التي يمكن حسابها، مثل الفروع غير الشرطية. الواجهة المقترحة بين الوحدة ووحدة التحكم هي إشارة منطقية لكل نوع من أنواع التعليمات غير القابلة للاستنتاج. يتم توفير العناوين والبيانات الأخرى في ناقل بيانات متخصص متصل بمصادر البيانات المناسبة في وحدة المعالجة المركزية. بنية البيانات المُرسلة إلى وحدة التتبع الخارجية هي سلسلة من الرسائل القصيرة التي تحتوي على البيانات المطلوبة. لم يتم وصف تفاصيل قناة البيانات عمدًا في الاقتراح، نظرًا لوجود العديد من التفاصيل التي قد تكون منطقية.

تحتفظ منظمة RISC-V بقائمة لتطبيقات معالجات RISC-V وأنظمة SoC. ^{[ 74 ]} ونظرًا للحروب التجارية والعقوبات المحتملة التي قد تمنع الصين من الوصول إلى بنى مجموعات التعليمات الاحتكارية، كانت البلاد تخطط، اعتبارًا من عام 2023، لتحويل معظم بنى معالجاتها وتصاميم وحدات التحكم الدقيقة (MCUs) إلى نوى RISC-V. ^{[ 75 ]}

في عام 2023، كان من المقرر أن يقدم الاتحاد الأوروبي 270  مليون يورو ضمن ما يُسمى باتفاقية الشراكة الإطارية لشركة واحدة قادرة وراغبة في تنفيذ مشروع تطوير وحدة معالجة مركزية RISC-V موجه لأجهزة الحواسيب العملاقة والخوادم ومراكز البيانات. ^{[ 76 ]} وكان هدف الاتحاد الأوروبي هو الاستقلال عن التطورات السياسية في الدول الأخرى، و"تعزيز سيادته الرقمية ووضع معاييره الخاصة، بدلاً من اتباع معايير الآخرين". ^{[ 77 ]}

بحسب موقع "ذا ريجستر" ، أفادت وسائل الإعلام الصينية في مارس 2025، خلال مؤتمر إطلاق معالج Alibaba DAMO Xuantie C930 المخصص للخوادم، أن كبار المسؤولين التنفيذيين في Alibaba Cloud توقعوا أن يصبح معمارية RISC-V معمارية سحابية سائدة بحلول عام 2030. ^{[ 78 ]} ووفقًا لوكالة رويترز ، كانت الهيئات الحكومية الصينية تعمل في عام 2025 على وضع "إرشادات" من شأنها تشجيع الاستخدام الواسع النطاق لمعمارية RISC-V في جميع أنحاء الصين. ^{[ 78 ]}

في عام 2019، أعلنت شركة SiFive من سانتا كلارا، كاليفورنيا، عن أول معالج مركزي عالي الأداء بتقنية RISC-V خارج الترتيب ، وهو سلسلة U8. ^{[ 79 ]} تأسست SiFive خصيصًا لتطوير أجهزة RISC-V وبدأت في طرح نماذج المعالجات في عام 2017. ^{[ 80 ] [ 81 ]} وشملت هذه النماذج نظامًا متكاملًا على شريحة (SoC) رباعي النواة، 64 بت (RV64GC) ، قادرًا على تشغيل أنظمة تشغيل عامة الأغراض مثل لينكس . ^{[ 82 ]}

في يوليو 2019، أعلنت أكاديمية دامو ^{[ 83 ] [ 84 ]} ، الذراع البحثية لمجموعة علي بابا في هانغتشو ، الصين، عن معالج  Xuantie 910 ذي 16 نواة و64 بت (RV64GC) بتردد 2.5 جيجاهرتز . ^{[ 85 ]} وفي أكتوبر 2021، تم إطلاق تصميم Xuantie 910 كمصدر مفتوح. ^{[ 86 ]}

في عام 2022، أعلنت شركة إيماجينيشن تكنولوجيز، ومقرها كينغز لانغلي بإنجلترا، عن دمجها معالجها الخاص Catapult RISC-V ذي 64 بت مع وحدة معالجة الرسومات IMG BXE-2-32، ضمن نظام على شريحة (SoC)، وقد تم التحقق من صحة هذا النظام بواسطة شركة أنديز تكنولوجي. ^{[ 87 ]} تدعم وحدة معالجة الرسومات BXE كلاً من Vulkan 1.2 وOpenGL ES 3.x/2.0/1.1 وOpenCL 3.0 وواجهات برمجة تطبيقات Android NN HAL. ^{[ 87 ]}

في نوفمبر 2023، كشفت شركة DAMO عن ثلاثة معالجات محدثة: Xuantie C920 و Xuantie C907 و Xuantie R910؛ وقد استهدفت هذه المعالجات مجموعة متنوعة من مجالات التطبيق، بما في ذلك المركبات ذاتية القيادة والذكاء الاصطناعي ومحركات الأقراص الصلبة للمؤسسات واتصالات الشبكة. ^{[ 88 ]}

في عام 2024، طورت شركة SpacemiT الصينية، ومقرها هانغتشو ، معالجها "Key Stone K1"، وهو معالج ثماني النواة 64 بت، متوفر في حاسوب BPI-F3 ، بالإضافة إلى الأجهزة التالية: LicheePi 3A، وMilk-V Jupiter، و DeepComputing DC-ROMA LAPTOP II، وSpasmiT MUSEbook الذي يعمل بنظام التشغيل Bianbu OS. يعتمد المعالج على تصميم النواة X60، ويتضمن وحدة رسومات Imagination Technologies IMG BXE-2-32، ويدعم امتداد المتجهات RVV 1.0. ^{[ 89 ]}

في يناير 2025، أعلنت شركة SpacemiT عن تطوير معالج خادم يصل عدد أنويته إلى 64 نواة RISC-V، يُطلق عليه اسم "VitalStone V100"، ويُصنع بتقنية  تصنيع من فئة 12 نانومتر. ^{[ 90 ] [ 91 ] [ 92 ]} يعتمد معالج VitalStone V100 بشكل كبير على تصميم مشروع OpenC910، وهو تصميم مُستوحى من معالج Xuantie C910، الذي صممته أكاديمية DAMO التابعة لشركة Alibaba. ^{[ 93 ]}

في مارس 2025، أطلقت أكاديمية DAMO التابعة لشركة علي بابا معالج Xuantie C930 المخصص للخوادم، ^{[ 94 ]} والذي يدعم الجيل التالي من عائلة معالجات RVA23، المطلوبة لنظام أوبونتو لينكس بدءًا من أكتوبر 2025. ^{[ 95 ] [ 96 ]} وتم الترويج لمعالج C930 باعتباره مثاليًا للخوادم وأجهزة الكمبيوتر الشخصية والسيارات ذاتية القيادة. ^{[ 95 ]} وقد شكّل منافسة قوية لشركة SiFive التي تتخذ من كاليفورنيا مقرًا لها ومعالجها P870، الذي كانت SiFive قد أطلقت تصميمه بالفعل في أكتوبر 2023. ^{[ 97 ] [ 98 ]} وكان P870 أول معالج من SiFive يدعم عائلة معالجات RVA23 الجديدة. ^{[ 99 ]} ومع ذلك، لم يتم تصنيع أي رقائق فعلية للبيع العام لكل من معالج C930 ومعالج P870 حتى أغسطس 2025. ^{[ 100 ]}

في 26  مارس 2026، أطلقت شركة علي بابا معالج Xuantie C950، وهو معالج RISC-V عالي الأداء ذو ​​64 بت. ^{[ 101 ]} صُمم هذا المعالج، المبني على معيار RVA23 الحديث، لأحمال العمل العالية مثل الذكاء الاصطناعي الطرفي والحوسبة السحابية وغيرها من الأنظمة عالية الأداء. ^{[ 101 ]} بلغت أقصى تردد ساعة لمعالج C950 3.2 جيجاهرتز، وكان جاهزًا للإنتاج بتقنية تصنيع متطورة بدقة 5 نانومتر، وتشير المصادر إلى أن شركة TSMC ستتولى تصنيعه. ^{[ 102 ]} علّقت مجلة EE Times المتخصصة في الصناعة بأن معايير أداء C950 أثبتت أن التصميم مفتوح المصدر قادر على الوصول إلى مستويات أداء لم تكن متاحة حتى عام 2026 إلا للتصاميم الاحتكارية من إنتل أو آرم . ^{[ 102 ]} وفقًا للرئيس التنفيذي لشركة علي بابا، يونغمينغ وو، كان معالج C950 محاولة "للانخراط في تصميم مشترك أعمق مع البنية التحتية السحابية لشركة علي بابا ونموذج Qwen [لغة البرمجة الكبيرة] لتوفير فعالية تكلفة محسّنة" في محاولة للحاق بركب شركات تصنيع الرقائق الغربية. ^{[ 103 ]}