ذاكرة الوصول العشوائي الديناميكية المتزامنة

📅 آخر تحديث: ٢٨ يوليو ٢٠٢٦
✍️ نُشر في: ٢٨ يوليو ٢٠٢٦
📷 يحتوي على 8 صور
الموسوعة الحرة
أنواع ذاكرة الكمبيوتر وتخزين البيانات
عام
Volatile
RAM
Historical
Non-volatile
ROM
NVRAM
Early-stage NVRAM
Analog recording
Optical
In development
Historical
  • v
  • t
  • e
وحدة ذاكرة SDRAM

ذاكرة الوصول العشوائي الديناميكية المتزامنة ( ذاكرة الوصول العشوائي الديناميكية المتزامنة أو SDRAM ) هي أي ذاكرة وصول عشوائي ديناميكية حيث يتم تنسيق تشغيل واجهة الدبوس الخارجية الخاصة بها بواسطة إشارة ساعة يتم توفيرها خارجيًا .

استخدمت الدوائر المتكاملة DRAM (ICs) التي تم إنتاجها من أوائل السبعينيات إلى أوائل التسعينيات واجهة غير متزامنة ، حيث يكون لإشارات التحكم في الإدخال تأثير مباشر على الوظائف الداخلية المتأخرة فقط عن طريق الرحلة عبر مسارات أشباه الموصلات الخاصة بها. تحتوي SDRAM على واجهة متزامنة ، حيث يتم التعرف على التغييرات في مدخلات التحكم بعد الحافة الصاعدة لمدخل الساعة. في عائلات SDRAM التي تم توحيدها بواسطة JEDEC ، تتحكم إشارة الساعة في خطوة آلة الحالة المحدودة الداخلية التي تستجيب للأوامر الواردة. يمكن توصيل هذه الأوامر لتحسين الأداء، مع استكمال العمليات التي بدأت مسبقًا أثناء تلقي أوامر جديدة. تنقسم الذاكرة إلى عدة أقسام متساوية الحجم ولكنها مستقلة تسمى البنوك ، مما يسمح للجهاز بالعمل على أمر الوصول إلى الذاكرة في كل بنك في وقت واحد وتسريع الوصول بطريقة متداخلة . يسمح هذا لـ SDRAMs بتحقيق تزامن أكبر ومعدلات نقل بيانات أعلى مما يمكن أن تحققه DRAMs غير المتزامنة.

تعني عملية الكتابة عبر خط الأنابيب أن الشريحة يمكنها قبول أمر جديد قبل الانتهاء من معالجة الأمر السابق. بالنسبة للكتابة عبر خط الأنابيب، يمكن أن يتبع أمر الكتابة على الفور أمر آخر دون انتظار كتابة البيانات في مجموعة الذاكرة. بالنسبة للقراءة عبر خط الأنابيب، تظهر البيانات المطلوبة بعد عدد ثابت من دورات الساعة (الزمن الكامن) بعد أمر القراءة، وخلال هذه الدورات يمكن إرسال أوامر إضافية.

تاريخ

ثماني وحدات SDRAM من Hyundai على حزمة PC100 DIMM

كانت ذاكرات DRAM المبكرة متزامنة غالبًا مع ساعة وحدة المعالجة المركزية (مُسجلة) وكانت تُستخدم مع المعالجات الدقيقة المبكرة. في منتصف سبعينيات القرن العشرين، انتقلت ذاكرات DRAM إلى التصميم غير المتزامن، ولكن في تسعينيات القرن العشرين عادت إلى التشغيل المتزامن. [1] [2]

في أواخر الثمانينيات، اخترعت شركة آي بي إم ذاكرة DDR SDRAM، وبنت ذاكرة وصول عشوائي ذات حافتين وقدمت نتائجها في مؤتمر الدوائر الصلبة الدولي في عام 1990. [3] [4] في عام 1998، أصدرت شركة سامسونج ذاكرة SDRAM بمعدل بيانات مزدوج ، والمعروفة باسم DDR SDRAM ، وهي شريحة (64 ميجابت ) تلتها بعد فترة وجيزة شركة هيونداي إلكترونيكس (الآن SK Hynix ) في نفس العام وتم إنتاجها بكميات كبيرة في عام 1993. [5] بحلول عام 2000، حلت ذاكرة SDRAM محل جميع أنواع ذاكرة DRAM الأخرى تقريبًا في أجهزة الكمبيوتر الحديثة، بسبب أدائها الأفضل.  

لا تقل مدة انتظار SDRAM بطبيعتها (أوقات وصول أسرع) عن DRAM غير المتزامنة. في الواقع، كانت SDRAM المبكرة أبطأ إلى حد ما من DRAM المتزامنة EDO بسبب المنطق الإضافي. تأتي فوائد التخزين المؤقت الداخلي لـ SDRAM من قدرتها على تداخل العمليات مع بنوك متعددة من الذاكرة، وبالتالي زيادة النطاق الترددي الفعال .

اليوم، يتم تصنيع جميع SDRAM تقريبًا وفقًا للمعايير التي وضعتها JEDEC ، وهي جمعية صناعة الإلكترونيات التي تتبنى معايير مفتوحة لتسهيل التشغيل البيني للمكونات الإلكترونية. تبنت JEDEC رسميًا معيار SDRAM الأول في عام 1993 ثم تبنت معايير SDRAM أخرى، بما في ذلك معايير DDR و DDR2 و DDR3 SDRAM .

تتوفر ذاكرة SDRAM أيضًا في أصناف مسجلة ، للأنظمة التي تتطلب قابلية توسع أكبر مثل الخوادم ومحطات العمل .

اليوم، تشمل أكبر الشركات المصنعة لـ SDRAM في العالم شركة Samsung Electronics ، و SK Hynix ، و Micron Technology ، و Nanya Technology .

توقيت

توجد عدة حدود لأداء ذاكرة الوصول العشوائي الديناميكية. وأكثرها ملاحظة هو وقت دورة القراءة، وهو الوقت بين عمليات القراءة المتتالية إلى صف مفتوح. وقد انخفض هذا الوقت من 10 نانوثانية لذاكرة الوصول العشوائي الديناميكية بسرعة 100 ميجاهرتز (1 ميجاهرتز =  هرتز) إلى 5 نانوثانية لذاكرة DDR-400، ولكنه ظل ثابتًا نسبيًا خلال أجيال DDR2-800 وDDR3-1600. ومع ذلك، من خلال تشغيل دوائر الواجهة بمضاعفات أعلى بشكل متزايد لمعدل القراءة الأساسي، زاد النطاق الترددي القابل للتحقيق بسرعة.

هناك حد آخر يتمثل في زمن انتقال CAS ، وهو الوقت بين توفير عنوان العمود واستلام البيانات المقابلة. ومرة ​​أخرى، ظل هذا ثابتًا نسبيًا عند 10–15 نانوثانية خلال الأجيال القليلة الماضية من DDR SDRAM.

في التشغيل، يكون زمن انتقال CAS عددًا محددًا من دورات الساعة المبرمجة في سجل وضع SDRAM والمتوقعة من قبل وحدة تحكم DRAM. يمكن برمجة أي قيمة، لكن SDRAM لن تعمل بشكل صحيح إذا كانت منخفضة للغاية. عند معدلات ساعة أعلى، يزداد زمن انتقال CAS المفيد في دورات الساعة بشكل طبيعي. 10–15 ns هو 2–3 دورات (CL2–3) من ساعة 200 ميجا هرتز لـ DDR-400 SDRAM، وCL4-6 لـ DDR2-800، وCL8-12 لـ DDR3-1600. ستسمح دورات الساعة الأبطأ بشكل طبيعي بأعداد أقل من دورات زمن انتقال CAS.

تتميز وحدات SDRAM بمواصفات توقيت خاصة بها، والتي قد تكون أبطأ من تلك الموجودة في الرقائق الموجودة في الوحدة. عندما ظهرت رقائق SDRAM بسرعة 100 ميجاهرتز لأول مرة، باعت بعض الشركات المصنعة وحدات "100 ميجاهرتز" لا يمكنها العمل بشكل موثوق عند هذا المعدل من التردد. وردًا على ذلك، نشرت شركة Intel معيار PC100، الذي يحدد المتطلبات والإرشادات اللازمة لإنتاج وحدة ذاكرة يمكنها العمل بشكل موثوق عند 100 ميجاهرتز. كان لهذا المعيار تأثير واسع النطاق، وسرعان ما أصبح مصطلح "PC100" معرفًا شائعًا لوحدات SDRAM بسرعة 100 ميجاهرتز، ويتم الآن تسمية الوحدات عادةً بأرقام مسبوقة بـ "PC" (PC66 أو PC100 أو PC133 - على الرغم من أن المعنى الفعلي للأرقام قد تغير).

إشارات التحكم

يتم توقيت جميع الأوامر بالنسبة للحافة الصاعدة لإشارة الساعة. بالإضافة إلى الساعة، هناك ست إشارات تحكم، معظمها نشطة منخفضة ، والتي يتم أخذ عينات منها على الحافة الصاعدة للساعة:

  • تمكين ساعة CKE . عندما تكون هذه الإشارة منخفضة، يتصرف الشريحة كما لو أن الساعة قد توقفت. لا يتم تفسير أي أوامر ولا تنقضي أوقات انتظار الأوامر. لا تكون حالة خطوط التحكم الأخرى ذات صلة. يتأخر تأثير هذه الإشارة فعليًا بدورة ساعة واحدة. أي أن دورة الساعة الحالية تستمر كالمعتاد، ولكن يتم تجاهل دورة الساعة التالية، باستثناء اختبار إدخال CKE مرة أخرى. تستأنف العمليات العادية على الحافة الصاعدة للساعة بعد تلك التي يتم فيها أخذ عينات من CKE عالية. بعبارة أخرى، يتم توقيت جميع عمليات الشريحة الأخرى بالنسبة للحافة الصاعدة لساعة مقنعة. الساعة المقنعة هي AND المنطقية لساعة الإدخال وحالة إشارة CKE أثناء الحافة الصاعدة السابقة لساعة الإدخال.
  • اختيار شريحة CS . عندما تكون هذه الإشارة مرتفعة، تتجاهل الشريحة جميع المدخلات الأخرى (باستثناء CKE)، وتتصرف كما لو تم استلام أمر NOP.
  • قناع بيانات DQM . (يظهر الحرف Q لأن خطوط البيانات تُعرف باسم خطوط "DQ" وفقًا لاتفاقيات المنطق الرقمي). عندما تكون عالية، تعمل هذه الإشارات على قمع إدخال/إخراج البيانات. عند مصاحبة بيانات الكتابة، لا تُكتب البيانات فعليًا على ذاكرة الوصول العشوائي الديناميكية. عند تأكيد ارتفاعها لدورتين قبل دورة القراءة، لا يتم إخراج بيانات القراءة من الشريحة. يوجد خط DQM واحد لكل 8 بتات على شريحة ذاكرة x16 أو وحدة DIMM.

إشارات الأوامر

  • RAS ، وميض عنوان الصف. على الرغم من الاسم، هذا ليس وميضًا، بل هو ببساطة بت أمر. جنبًا إلى جنب مع CAS و WE ، فإنه يختار أحد الأوامر الثمانية.
  • CAS ، وميض عنوان العمود. هذا ليس وميضًا أيضًا، بل هو بت أمر. إلى جانب RAS و WE ، فإنه يختار أحد الأوامر الثمانية.
  • WE ، تمكين الكتابة. إلى جانب RAS و CAS ، يختار هذا الأمر أحد الأوامر الثمانية. ويميز بشكل عام بين الأوامر الشبيهة بالقراءة والأوامر الشبيهة بالكتابة.

اختيار البنك (BAn)

تنقسم أجهزة SDRAM داخليًا إلى بنكين أو أربعة أو ثمانية بنوك بيانات داخلية مستقلة. يتم استخدام مدخلات عناوين بنك واحد إلى ثلاثة (BA0 وBA1 وBA2) لتحديد البنك الذي سيتم توجيه الأمر إليه.

العنونة (A10/An)

تستخدم العديد من الأوامر أيضًا عنوانًا موجودًا على دبابيس إدخال العنوان. تستخدم بعض الأوامر، التي لا تستخدم عنوانًا أو تعرض عنوان عمود، أيضًا A10 لتحديد المتغيرات.

الأوامر

يتم تعريف أوامر SDR SDRAM على النحو التالي:

علوم الحاسب الآلي راس كاس نحن بكالوريوس ن أ10 أ ن يأمر
ح س س س س س س أمر منع (لا يوجد عملية)
ل ح ح ح س س س لا يوجد عملية
ل ح ح ل س س س إنهاء الاندفاع: إيقاف قراءة الاندفاع أو كتابة الاندفاع قيد التقدم
ل ح ل ح بنك ل عمود قراءة: قراءة دفعة من البيانات من الصف النشط حاليًا
ل ح ل ح بنك ح عمود القراءة باستخدام الشحن المسبق التلقائي: كما هو موضح أعلاه، والشحن المسبق (إغلاق الصف) عند الانتهاء
ل ح ل ل بنك ل عمود الكتابة: كتابة دفعة من البيانات إلى الصف النشط حاليًا
ل ح ل ل بنك ح عمود الكتابة باستخدام الشحن المسبق التلقائي: كما هو موضح أعلاه، والشحن المسبق (إغلاق الصف) عند الانتهاء
ل ل ح ح بنك صف نشط (تنشيط): فتح صف لأوامر القراءة والكتابة
ل ل ح ل بنك ل س الشحن المسبق: إلغاء تنشيط (إغلاق) الصف الحالي للبنك المحدد
ل ل ح ل س ح س شحن مسبق للكل: قم بإلغاء تنشيط (إغلاق) الصف الحالي لجميع البنوك
ل ل ل ح س س س التحديث التلقائي: تحديث صف واحد من كل بنك باستخدام عداد داخلي. يجب أن يتم تحصيل الرسوم مسبقًا من جميع البنوك.
ل ل ل ل 0 0 وضع سجل وضع التحميل: يتم تحميل A0 إلى A9 لتكوين شريحة DRAM.
الإعدادات الأكثر أهمية هي زمن انتقال CAS (2 أو 3 دورات) وطول الاندفاع (1 أو 2 أو 4 أو 8 دورات)

تستخدم جميع أجيال SDRAM (SDR وDDRx) الأوامر نفسها بشكل أساسي، مع التغييرات التالية:

  • بتات عنوان إضافية لدعم الأجهزة الأكبر حجمًا
  • بتات اختيار البنك الإضافية
  • سجلات الوضع الأوسع (DDR2 وما فوق تستخدم 13 بت، A0–A12)
  • سجلات الوضع الممتد الإضافية (يتم تحديدها بواسطة بتات عنوان البنك)
  • يقوم DDR2 بحذف أمر إنهاء الاندفاع؛ ويقوم DDR3 بإعادة تعيينه كـ "معايرة ZQ"
  • يستخدم DDR3 وDDR4 A12 أثناء قراءة الأمر والكتابة للإشارة إلى "burst chop" ونقل البيانات بنصف الطول
  • يغير DDR4 ترميز أمر التنشيط. تتحكم فيه إشارة جديدة ACT ، وخلالها يتم استخدام خطوط التحكم الأخرى كبتات عناوين الصف 16 و15 و14. عندما يكون ACT مرتفعًا، تكون الأوامر الأخرى هي نفسها المذكورة أعلاه.

البناء والتشغيل

وحدة ذاكرة SDRAM، مكبرة

على سبيل المثال، قد تكون وحدة ذاكرة SDRAM سعة 512 ميجابايت (والتي تحتوي على 512 ميجابايت) مصنوعة من ثماني أو تسع شرائح ذاكرة SDRAM، تحتوي كل منها على 512 ميجابايت من التخزين، وكل منها تساهم بـ 8 بتات في عرض وحدة الذاكرة DIMM الذي يبلغ 64 أو 72 بت. تحتوي شريحة ذاكرة SDRAM سعة 512 ميجابايت نموذجية داخليًا على أربعة بنوك ذاكرة مستقلة سعة 16 ميجابايت. كل بنك عبارة عن مجموعة من 8192 صفًا يحتوي كل منها على 16384 بت. (2048 عمودًا مكونًا من 8 بتات). يكون البنك إما خاملاً أو نشطًا أو متغيرًا من واحد إلى الآخر. [6]

يقوم الأمر النشط بتنشيط بنك خامل. فهو يعرض عنوان بنك مكون من بتتين (BA0–BA1) وعنوان صف مكون من 13 بت (A0–A12)، ويتسبب في قراءة هذا الصف في مصفوفة البنك التي تحتوي على جميع مكبرات استشعار الأعمدة البالغ عددها 16384. ويُعرف هذا أيضًا باسم "فتح" الصف. ولهذه العملية التأثير الجانبي المتمثل في تحديث خلايا تخزين الذاكرة الديناميكية (السعوية) لهذا الصف.

بمجرد تنشيط الصف أو "فتحه"، يمكن إرسال أوامر القراءة والكتابة إلى هذا الصف. يتطلب التنشيط حدًا أدنى من الوقت، يسمى تأخير الصف إلى العمود، أو t RCD قبل أن تتم عمليات القراءة أو الكتابة إليه. يحدد هذا الوقت، الذي يتم تقريبه إلى المضاعف التالي لفترة الساعة، الحد الأدنى لعدد دورات الانتظار بين الأمر النشط وأمر القراءة أو الكتابة . أثناء دورات الانتظار هذه، قد يتم إرسال أوامر إضافية إلى بنوك أخرى؛ لأن كل بنك يعمل بشكل مستقل تمامًا.

تتطلب أوامر القراءة والكتابة عنوان عمود. ولأن كل شريحة تصل إلى ثمانية بتات من البيانات في المرة الواحدة، فهناك 2048 عنوان عمود محتمل، وبالتالي تتطلب 11 سطر عنوان فقط (A0–A9، A11 ) .

عند إصدار أمر القراءة ، ستنتج ذاكرة SDRAM بيانات الإخراج المقابلة على خطوط DQ في الوقت المناسب للحافة الصاعدة للساعة بعد بضع دورات ساعة، اعتمادًا على زمن انتقال CAS المُهيأ. سيتم إنتاج الكلمات اللاحقة للنبضة في الوقت المناسب للحواف الصاعدة اللاحقة للساعة.

يصاحب أمر الكتابة البيانات المراد كتابتها على خطوط DQ أثناء نفس حافة الساعة الصاعدة. ومن واجب وحدة التحكم في الذاكرة التأكد من أن SDRAM لا تقوم بدفع بيانات القراءة على خطوط DQ في نفس الوقت الذي تحتاج فيه إلى دفع بيانات الكتابة على تلك الخطوط. ويمكن القيام بذلك عن طريق الانتظار حتى انتهاء دفعة القراءة، أو عن طريق إنهاء دفعة القراءة، أو عن طريق استخدام خط التحكم DQM.

عندما يحتاج متحكم الذاكرة إلى الوصول إلى صف مختلف، يجب عليه أولاً إعادة مكبرات استشعار ذلك الصف إلى حالة الخمول، جاهزة لاستشعار الصف التالي. يُعرف هذا باسم عملية "الشحن المسبق"، أو "إغلاق" الصف. يمكن إصدار أمر بالشحن المسبق صراحةً، أو يمكن إجراؤه تلقائيًا عند انتهاء عملية القراءة أو الكتابة. مرة أخرى، يوجد حد أدنى للوقت، وهو تأخير الشحن المسبق للصف، t RP ، والذي يجب أن ينقضي قبل "إغلاق" ذلك الصف بالكامل وبالتالي يكون الصف خاملاً لتلقي أمر تنشيط آخر على ذلك الصف.

على الرغم من أن تحديث الصف هو أحد الآثار الجانبية التلقائية لتنشيطه، إلا أن هناك حدًا أدنى من الوقت لحدوث ذلك، وهو ما يتطلب حدًا أدنى من وقت الوصول إلى الصف t تأخير RAS بين أمر نشط يفتح الصف وأمر الشحن المسبق المقابل لإغلاقه. وعادة ما يكون هذا الحد ضئيلًا مقارنة بأوامر القراءة والكتابة المطلوبة للصف، لذا فإن قيمته لا تؤثر كثيرًا على الأداء النموذجي.

تفاعلات الأوامر

يُسمح دائمًا بأمر no process، بينما يتطلب أمر load mode register أن تكون جميع البنوك خاملة، وتأخيرًا بعد ذلك حتى تسري التغييرات. يتطلب أمر auto refresh أيضًا أن تكون جميع البنوك خاملة، ويستغرق وقت دورة تحديث t RFC لإعادة الشريحة إلى حالة الخمول. (هذا الوقت يساوي عادةً t RCD +t RP .) الأمر الوحيد الآخر المسموح به على بنك خامل هو الأمر active. يستغرق هذا، كما ذكر أعلاه، t RCD قبل أن يتم فتح الصف بالكامل ويمكنه قبول أوامر القراءة والكتابة.

عندما يكون البنك مفتوحًا، يُسمح بأربعة أوامر: القراءة والكتابة وإنهاء الدفعة والشحن المسبق. تبدأ أوامر القراءة والكتابة الدفعات، والتي يمكن مقاطعتها باتباع الأوامر.

مقاطعة قراءة سريعة

يمكن إصدار أمر قراءة أو إنهاء دفعة أو شحن مسبق في أي وقت بعد أمر قراءة، وسيؤدي ذلك إلى مقاطعة دفعة القراءة بعد زمن انتقال CAS المُكوَّن. لذا، إذا تم إصدار أمر قراءة في الدورة 0، وتم إصدار أمر قراءة آخر في الدورة 2، وكان زمن انتقال CAS 3، فسيبدأ أمر القراءة الأول في إخراج البيانات خلال الدورتين 3 و4، ثم ستظهر نتائج أمر القراءة الثاني بدءًا من الدورة 5.

إذا كان الأمر الصادر في الدورة 2 هو إنهاء الانفجار، أو شحن مسبق للبنك النشط، فلن يتم إنشاء أي إخراج أثناء الدورة 5.

على الرغم من أن القراءة المتقطعة قد تكون لأي بنك نشط، فإن أمر الشحن المسبق سوف يقاطع رشقة القراءة فقط إذا كانت لنفس البنك أو لجميع البنوك؛ لن يقاطع أمر الشحن المسبق لبنك مختلف رشقة القراءة.

إن مقاطعة عملية قراءة بواسطة أمر كتابة أمر ممكن، ولكن الأمر أكثر صعوبة. ويمكن القيام بذلك إذا تم استخدام إشارة DQM لقمع الإخراج من SDRAM بحيث يمكن لوحدة التحكم في الذاكرة دفع البيانات عبر خطوط DQ إلى SDRAM في الوقت المناسب لعملية الكتابة. ولأن تأثيرات DQM على بيانات القراءة تتأخر بدورتين، ولكن تأثيرات DQM على بيانات الكتابة فورية، فيجب رفع DQM (لإخفاء بيانات القراءة) بداية من دورتين على الأقل قبل أمر الكتابة ولكن يجب خفضه لدورة أمر الكتابة (على افتراض أن أمر الكتابة من المفترض أن يكون له تأثير).

يتطلب القيام بذلك في دورتين فقط من دورات الساعة تنسيقًا دقيقًا بين الوقت الذي تستغرقه ذاكرة SDRAM لإيقاف تشغيل خرجها على حافة الساعة والوقت الذي يجب أن يتم فيه توفير البيانات كمدخل إلى ذاكرة SDRAM للكتابة على حافة الساعة التالية. إذا كان تردد الساعة مرتفعًا جدًا بحيث لا يسمح بوقت كافٍ، فقد تكون هناك حاجة إلى ثلاث دورات.

إذا كان أمر القراءة يتضمن الشحن المسبق التلقائي، فإن الشحن المسبق يبدأ نفس الدورة مثل أمر المقاطعة.

ترتيب الانفجارات

عادةً ما يقوم المعالج الدقيق الحديث المزود بذاكرة تخزين مؤقتة بالوصول إلى الذاكرة بوحدات من أسطر ذاكرة التخزين المؤقت . يتطلب نقل سطر ذاكرة تخزين مؤقتة بحجم 64 بايت ثماني عمليات وصول متتالية إلى وحدة ذاكرة DIMM بحجم 64 بت، والتي يمكن تشغيلها جميعًا بواسطة أمر قراءة أو كتابة واحد عن طريق تكوين شرائح ذاكرة SDRAM، باستخدام سجل الوضع، لأداء دفعات من ثماني كلمات . عادةً ما يتم تشغيل جلب سطر ذاكرة التخزين المؤقت من خلال قراءة من عنوان معين، وتسمح ذاكرة SDRAM بنقل "الكلمة الحرجة" لسطر ذاكرة التخزين المؤقت أولاً. (تشير "الكلمة" هنا إلى عرض شريحة ذاكرة SDRAM أو وحدة ذاكرة DIMM، وهو 64 بت لوحدة ذاكرة DIMM نموذجية.) تدعم شرائح ذاكرة SDRAM اتفاقيتين محتملتين لترتيب الكلمات المتبقية في سطر ذاكرة التخزين المؤقت.

تصل الانفجارات دائمًا إلى كتلة مصطفة من الكلمات المتتالية BL التي تبدأ بمضاعف BL. لذا، على سبيل المثال، فإن الوصول إلى انفجار مكون من أربع كلمات إلى أي عنوان عمود من أربعة إلى سبعة سيعيد الكلمات من أربعة إلى سبعة. ومع ذلك، يعتمد الترتيب على العنوان المطلوب وخيار نوع الانفجار المكوّن: متسلسل أو متداخل. عادةً، سيتطلب متحكم الذاكرة أحدهما أو الآخر. عندما يكون طول الانفجار واحدًا أو اثنين، لا يهم نوع الانفجار. بالنسبة لطول الانفجار واحد، تكون الكلمة المطلوبة هي الكلمة الوحيدة التي يتم الوصول إليها. بالنسبة لطول الانفجار اثنين، يتم الوصول إلى الكلمة المطلوبة أولاً، ويتم الوصول إلى الكلمة الأخرى في الكتلة المصطفة ثانيًا. هذه هي الكلمة التالية إذا تم تحديد عنوان زوجي، والكلمة السابقة إذا تم تحديد عنوان فردي.

بالنسبة لوضع الانفجار المتسلسل ، يتم الوصول إلى الكلمات اللاحقة بترتيب متزايد للعناوين، والعودة إلى بداية الكتلة عند الوصول إلى النهاية. لذلك، على سبيل المثال، بالنسبة لطول الانفجار أربعة، وعنوان العمود المطلوب خمسة، سيتم الوصول إلى الكلمات بالترتيب 5-6-7-4. إذا كان طول الانفجار ثمانية، فسيكون ترتيب الوصول 5-6-7-0-1-2-3-4. يتم ذلك عن طريق إضافة عداد إلى عنوان العمود، وتجاهل الحمل بعد طول الانفجار. يحسب وضع الانفجار المتداخل العنوان باستخدام عملية حصرية أو بين العداد والعنوان. باستخدام نفس عنوان البداية خمسة، ستعيد الانفجار المكون من أربع كلمات الكلمات بالترتيب 5-4-7-6. سيكون الانفجار المكون من ثماني كلمات 5-4-7-6-1-0-3-2. [7] على الرغم من أنه أكثر إرباكًا للبشر، إلا أنه يمكن تنفيذه بسهولة في الأجهزة، وهو مفضل من قبل شركة Intel لمعالجاتها الدقيقة. [ بحاجة لمصدر ]

إذا كان عنوان العمود المطلوب في بداية كتلة، فإن كلا وضعي البيانات المتتالية (المتتالية والمتداخلة) يعيدان البيانات بنفس التسلسل المتسلسل 0-1-2-3-4-5-6-7. ولا يهم الفرق إلا إذا تم جلب سطر ذاكرة التخزين المؤقت من الذاكرة بترتيب الكلمات الحرجة أولاً.

سجل الوضع

تحتوي ذاكرة SDRAM ذات معدل البيانات الفردي على سجل وضع قابل للبرمجة بطول 10 بت. تضيف معايير SDRAM ذات معدل البيانات المزدوج اللاحقة سجلات وضع إضافية، يتم معالجتها باستخدام دبابيس عنوان البنك. بالنسبة لذاكرة SDRAM ذات معدل البيانات الفردي، يتم تجاهل دبابيس عنوان البنك وخطوط العنوان A10 وما فوق، ولكن يجب أن تكون صفرًا أثناء كتابة سجل الوضع.

يتم عرض البتات من M9 إلى M0، على خطوط العنوان من A9 إلى A0 أثناء دورة سجل وضع التحميل.

  • M9: وضع الكتابة المتتابعة. إذا كانت القيمة 0، تستخدم عمليات الكتابة طول ووضع القراءة المتتابعة. إذا كانت القيمة 1، تكون جميع عمليات الكتابة غير متتابعة (موقع واحد).
  • M8، M7: وضع التشغيل. محجوز، ويجب أن يكون 00.
  • M6، M5، M4: زمن انتقال CAS. بشكل عام، يكون 010 (CL2) و011 (CL3) فقط قانونيين. يحدد عدد الدورات بين أمر القراءة وإخراج البيانات من الشريحة. تحتوي الشريحة على حد أساسي لهذه القيمة بالنانوثانية؛ أثناء التهيئة، يجب على وحدة التحكم في الذاكرة استخدام معرفتها بتردد الساعة لترجمة هذا الحد إلى دورات.
  • M3: نوع الانفجار. 0 - يطلب ترتيب الانفجارات بشكل متسلسل، بينما 1 يطلب ترتيب الانفجارات المتداخلة.
  • M2، M1، M0: طول الانفجار. تحدد قيم 000، 001، 010 و011 حجم انفجار يبلغ 1، 2، 4 أو 8 كلمات على التوالي. ستقوم كل قراءة (وكتابة، إذا كانت M9 تساوي 0) بتنفيذ هذا العدد من عمليات الوصول، ما لم تتم مقاطعتها بواسطة أمر إيقاف الانفجار أو أمر آخر. تحدد قيمة 111 انفجارًا كامل الصف. سيستمر الانفجار حتى يتم مقاطعته. يُسمح بالاندفاعات كاملة الصف فقط مع نوع الانفجار المتسلسل.

تستخدم معايير SDRAM اللاحقة (معدل البيانات المزدوج) المزيد من بتات سجل الوضع، وتوفر سجلات وضع إضافية تسمى "سجلات الوضع الممتد". يتم ترميز رقم السجل على دبابيس عنوان البنك أثناء أمر سجل وضع التحميل. على سبيل المثال، تحتوي ذاكرة DDR2 SDRAM على سجل وضع مكون من 13 بت، وسجل وضع ممتد مكون من 13 بت رقم 1 (EMR1)، وسجل وضع ممتد مكون من 5 بت رقم 2 (EMR2).

التحديث التلقائي

من الممكن تحديث شريحة ذاكرة الوصول العشوائي عن طريق فتح وإغلاق (تنشيط وشحن مسبق) كل صف في كل بنك. ومع ذلك، لتبسيط وحدة التحكم في الذاكرة، تدعم شرائح ذاكرة الوصول العشوائي ذات المسار المتسلسل أمر "التحديث التلقائي"، والذي يقوم بهذه العمليات على صف واحد في كل بنك في وقت واحد. كما تحتفظ ذاكرة الوصول العشوائي ذات المسار المتسلسل بعداد داخلي، والذي يتكرر على جميع الصفوف الممكنة. يجب على وحدة التحكم في الذاكرة ببساطة إصدار عدد كافٍ من أوامر التحديث التلقائي (أمر واحد لكل صف، 8192 في المثال الذي نستخدمه) في كل فترة تحديث (t REF = 64 مللي ثانية هي قيمة مشتركة). يجب أن تكون جميع البنوك خاملة (مغلقة، مشحونة مسبقًا) عند إصدار هذا الأمر.

أوضاع الطاقة المنخفضة

كما ذكرنا، يمكن استخدام مدخل تمكين الساعة (CKE) لإيقاف الساعة بشكل فعال في SDRAM. يتم أخذ عينات من مدخل CKE عند كل حافة صاعدة للساعة، وإذا كانت منخفضة، يتم تجاهل الحافة الصاعدة التالية للساعة لجميع الأغراض الأخرى بخلاف التحقق من CKE. طالما أن CKE منخفضة، فمن المسموح بتغيير معدل الساعة، أو حتى إيقاف الساعة بالكامل.

إذا تم خفض CKE أثناء قيام SDRAM بإجراء العمليات، فإنه ببساطة "يتجمد" في مكانه حتى يتم رفع CKE مرة أخرى.

إذا كانت ذاكرة SDRAM خاملة (يتم شحن جميع البطاريات مسبقًا، ولا توجد أوامر جارية) عند خفض CKE، تدخل ذاكرة SDRAM تلقائيًا في وضع إيقاف التشغيل، وتستهلك الحد الأدنى من الطاقة حتى يتم رفع CKE مرة أخرى. لا يجب أن يستمر هذا الوضع لفترة أطول من الحد الأقصى لفاصل التحديث t REF ، وإلا فقد يتم فقد محتويات الذاكرة. من القانوني إيقاف الساعة بالكامل خلال هذا الوقت لتوفير المزيد من الطاقة.

أخيرًا، إذا تم خفض CKE في نفس الوقت الذي يتم فيه إرسال أمر التحديث التلقائي إلى SDRAM، فإن SDRAM تدخل وضع التحديث الذاتي. هذا يشبه إيقاف التشغيل، لكن SDRAM تستخدم مؤقتًا على الشريحة لتوليد دورات تحديث داخلية حسب الضرورة. يمكن إيقاف الساعة أثناء هذا الوقت. في حين أن وضع التحديث الذاتي يستهلك طاقة أكبر قليلاً من وضع إيقاف التشغيل، فإنه يسمح بتعطيل وحدة تحكم الذاكرة بالكامل، وهو ما يعوض الفرق بشكل عام.

تقدم ذاكرة SDRAM المصممة للأجهزة التي تعمل بالبطارية بعض خيارات توفير الطاقة الإضافية. أحدها هو التحديث المعتمد على درجة الحرارة؛ حيث يعمل مستشعر درجة الحرارة الموجود على الشريحة على تقليل معدل التحديث عند درجات حرارة منخفضة، بدلاً من تشغيله دائمًا عند أسوأ معدل. وهناك خيار آخر وهو التحديث الانتقائي، والذي يحد من التحديث الذاتي إلى جزء من مجموعة ذاكرة DRAM. يتم تكوين الجزء الذي يتم تحديثه باستخدام سجل وضع ممتد. والخيار الثالث، الذي تم تنفيذه في Mobile DDR (LPDDR) وLPDDR2 هو وضع "إيقاف التشغيل العميق"، والذي يبطل الذاكرة ويتطلب إعادة التهيئة الكاملة للخروج منها. يتم تنشيط هذا عن طريق إرسال أمر "burst ending" أثناء خفض CKE.

هندسة DDR SDRAM المسبقة

تستخدم ذاكرة DDR SDRAM بنية الاسترجاع المسبق للسماح بالوصول السريع والسهل إلى كلمات بيانات متعددة موجودة على صف مادي مشترك في الذاكرة.

تستفيد بنية الاسترجاع المسبق من الخصائص المحددة لعمليات الوصول إلى الذاكرة DRAM. تتضمن عمليات ذاكرة DRAM النموذجية ثلاث مراحل: الشحن المسبق لخط البتات، والوصول إلى الصف، والوصول إلى العمود. يعد الوصول إلى الصف قلب عملية القراءة، لأنه يتضمن الاستشعار الدقيق للإشارات الصغيرة في خلايا ذاكرة DRAM؛ إنها أبطأ مرحلة في عملية الذاكرة. ومع ذلك، بمجرد قراءة صف، يمكن أن تكون عمليات الوصول اللاحقة إلى العمود إلى نفس الصف سريعة جدًا، حيث تعمل مكبرات الاستشعار أيضًا كمزالج. للإشارة، يبلغ عرض صف من جهاز DDR3 بسرعة 1 جيجابت [6] 2048 بت ، لذلك تتم قراءة 2048 بت داخليًا في 2048 مكبر استشعار منفصل أثناء مرحلة الوصول إلى الصف. قد تستغرق عمليات الوصول إلى الصف 50 نانوثانية ، اعتمادًا على سرعة DRAM، في حين أن عمليات الوصول إلى العمود من صف مفتوح تكون أقل من 10 نانوثانية.

لقد دعمت معماريات DRAM التقليدية منذ فترة طويلة الوصول السريع إلى الأعمدة في صف مفتوح. بالنسبة لشريحة ذاكرة بعرض 8 بتات مع صف بعرض 2048 بت، يمكن الوصول إلى أي من كلمات البيانات البالغ عددها 256 (2048/8) على الصف بسرعة كبيرة، بشرط عدم حدوث وصولات متداخلة إلى صفوف أخرى.

كان العيب في طريقة الوصول السريع للأعمدة القديمة هو أنه كان يتعين إرسال عنوان عمود جديد لكل كلمة بيانات إضافية في الصف. وكان لابد أن تعمل ناقلة العناوين بنفس تردد ناقل البيانات. وتعمل بنية الجلب المسبق على تبسيط هذه العملية من خلال السماح لطلب عنوان واحد أن ينتج عنه كلمات بيانات متعددة.

في بنية المخزن المؤقت المسبق، عندما يحدث وصول إلى الذاكرة إلى صف ما، يلتقط المخزن المؤقت مجموعة من كلمات البيانات المجاورة في الصف ويقرأها ("يفجرها") بتسلسل سريع على دبابيس الإدخال/الإخراج، دون الحاجة إلى طلبات عناوين الأعمدة الفردية. يفترض هذا أن وحدة المعالجة المركزية تريد كلمات بيانات مجاورة في الذاكرة، وهو ما يحدث في الممارسة العملية غالبًا. على سبيل المثال، في DDR1، سيتم قراءة كلمتي بيانات متجاورتين من كل شريحة في نفس دورة الساعة ووضعهما في المخزن المؤقت المسبق. ثم يتم نقل كل كلمة على حواف صاعدة وهابطة متتالية لدورة الساعة. وبالمثل، في DDR2 مع مخزن مؤقت مسبق الجلب 4n، تتم قراءة أربع كلمات بيانات متتالية ووضعها في المخزن المؤقت بينما تنقل ساعة، أسرع مرتين من الساعة الداخلية لـ DDR، كل كلمة على حافة صاعدة وهابطة متتالية للساعة الخارجية الأسرع [8]

يمكن أيضًا اعتبار عمق مخزن الجلب المسبق كنسبة بين تردد ذاكرة النواة وتردد الإدخال/الإخراج. في بنية الجلب المسبق 8n (مثل DDR3 )، ستعمل وحدات الإدخال/الإخراج أسرع بثماني مرات من نواة الذاكرة (ينتج عن كل وصول إلى الذاكرة دفعة من 8 كلمات بيانات على وحدات الإدخال/الإخراج). وبالتالي، يتم دمج نواة ذاكرة 200 ميجاهرتز مع وحدات إدخال/إخراج تعمل كل منها أسرع بثماني مرات (1600 ميجابت في الثانية). إذا كانت الذاكرة تحتوي على 16 وحدة إدخال/إخراج، فسيكون إجمالي عرض النطاق الترددي للقراءة 200 ميجاهرتز × 8 كلمات بيانات/وصول × 16 وحدة إدخال/إخراج = 25.6 جيجابت في الثانية (جيجابت/ثانية) أو 3.2 جيجابايت في الثانية (جيجابت/ثانية). يمكن للوحدات ذات شرائح DRAM المتعددة توفير عرض نطاق ترددي أعلى وفقًا لذلك.

يحتوي كل جيل من SDRAM على حجم مختلف لمخزن الجلب المسبق:

الأجيال

خريطة ميزات SDRAM
يكتب تغييرات الميزة
ذاكرة الوصول العشوائي الديناميكية
  • فولت سم مكعب = 3.3 فولت
  • الإشارة: LVTTL
دي دي ار 1
  • الوصول هو ≥2 كلمة
  • ساعة مزدوجة
  • فولت سم مكعب = 2.5 فولت
  • 2.5 - 7.5 نانوثانية لكل دورة
  • الإشارة: SSTL_2 (2.5 فولت) [9]
دي دي ار 2 الوصول ≥4 كلمات
"إنهاء الاندفاع" تمت إزالة
4 وحدات مستخدمة بالتوازي
1.25 - 5 نانوثانية لكل دورة
العمليات الداخلية تتم عند 1/2 معدل الساعة.
الإشارة: SSTL_18 (1.8 فولت) [9]
دي دي ار 3 الوصول ≥8 كلمات
الإشارة: SSTL_15 (1.5 فولت) [9]
زمن انتقال CAS أطول بكثير
دي دي ار 4 V cc ≤ 1.2 فولت من نقطة إلى نقطة (وحدة واحدة لكل قناة)

حقوق السحب الخاصة

تم تصميم ذاكرة الصوت التي تبلغ 64 ميجابايت [6] على بطاقة الصوت Sound Blaster X-Fi Fatality Pro من شريحتي SDRAM من طراز Micron 48LC32M8A2. تعمل هذه الشريحتان بسرعة 133 ميجاهرتز (فترة تردد 7.5 نانوثانية) وتحتويان على حافلات بيانات بعرض 8 بت. [10]

كانت تعرف في الأصل باسم SDRAM ، ويمكن لـ SDRAM بمعدل بيانات واحد قبول أمر واحد ونقل كلمة واحدة من البيانات لكل دورة ساعة. يتم تصنيع الرقائق بمجموعة متنوعة من أحجام ناقل البيانات (الأكثر شيوعًا 4 أو 8 أو 16 بت)، ولكن يتم تجميع الرقائق عمومًا في وحدات ذاكرة DIMM ذات 168 سنًا تقرأ أو تكتب 64 بت (غير ECC) أو 72 بت ( ECC ) في المرة الواحدة.

إن استخدام ناقل البيانات معقد وبالتالي يتطلب دائرة تحكم DRAM معقدة. وذلك لأن البيانات المكتوبة إلى DRAM يجب أن تُعرض في نفس دورة أمر الكتابة، ولكن عمليات القراءة تنتج إخراجًا بعد دورتين أو ثلاث دورات من أمر القراءة. يجب أن تضمن وحدة تحكم DRAM عدم الحاجة إلى ناقل البيانات مطلقًا للقراءة والكتابة في نفس الوقت.

تبلغ معدلات تردد ذاكرة SDRAM النموذجية 66 و100 و133 ميجاهرتز (فترات 15 و10 و7.5 نانوثانية)، والتي يشار إليها على التوالي بالاختصارات PC66 وPC100 وPC133. وكانت معدلات التردد المتاحة تصل إلى 200 ميجاهرتز. وتعمل بجهد 3.3 فولت.

هذا النوع من ذاكرة SDRAM أبطأ من متغيرات DDR، لأنه يتم نقل كلمة واحدة فقط من البيانات لكل دورة ساعة (معدل بيانات واحد). لكن هذا النوع أسرع أيضًا من سابقيه من ذاكرة DRAM ذات البيانات الممتدة (EDO-RAM) وذاكرة DRAM ذات نمط الصفحة السريعة (FPM-RAM) والتي تستغرق عادةً ساعتين أو ثلاث ساعات لنقل كلمة واحدة من البيانات.

كمبيوتر شخصي 66

يشير PC66 إلى معيار ذاكرة الكمبيوتر القابلة للإزالة الداخلية الذي حددته JEDEC . PC66 عبارة عن ذاكرة DRAM متزامنة تعمل بتردد ساعة يبلغ 66.66 ميجاهرتز، على ناقل 64 بت، بجهد 3.3 فولت. يتوفر PC66 في شكل DIMM مكون من 168 سنًا و SO-DIMM مكون من 144 سنًا . النطاق الترددي النظري هو 533 ميجابايت/ثانية. (1 ميجابايت/ثانية = مليون بايت في الثانية)

تم استخدام هذا المعيار بواسطة أجهزة الكمبيوتر التي تعتمد على معالجات Intel Pentium و AMD K6 . كما أنه موجود أيضًا في أجهزة Beige Power Mac G3 وأجهزة iBooks و PowerBook G3s المبكرة . كما تم استخدامه في العديد من أنظمة Intel Celeron المبكرة ذات ناقل أمامي بسرعة 66 ميجاهرتز . وقد حل محله معيارا PC100 وPC133.

كمبيوتر شخصي 100

DIMM: 168 دبوسًا وفتحتان

PC100 هو معيار لذاكرة الوصول العشوائي الداخلية القابلة للإزالة ، والتي حددتها JEDEC . يشير PC100 إلى ذاكرة DRAM متزامنة تعمل بتردد ساعة 100 ميجاهرتز، على ناقل بعرض 64 بت، وبجهد 3.3 فولت. يتوفر PC100 في شكل DIMM مكون من 168 سنًا و SO-DIMM مكون من 144 سنًا . PC100 متوافق مع PC66 وقد حل محله معيار PC133.

لا يمكن بالضرورة لوحدة مبنية من شرائح SDRAM بسرعة 100 ميجاهرتز أن تعمل بسرعة 100 ميجاهرتز. تحدد معايير PC100 قدرات وحدة الذاكرة ككل. تُستخدم معايير PC100 في العديد من أجهزة الكمبيوتر القديمة؛ وكانت أجهزة الكمبيوتر الشخصية في أواخر التسعينيات هي أكثر أجهزة الكمبيوتر شيوعًا التي تحتوي على ذاكرة PC100.

الكمبيوتر الشخصي 133

PC133 هو معيار ذاكرة كمبيوتر حددته JEDEC . يشير PC133 إلى SDR SDRAM يعمل بتردد ساعة 133 ميجا هرتز، على ناقل بعرض 64 بت، بجهد 3.3 فولت. يتوفر PC133 في عوامل شكل DIMM ذات 168 سنًا و SO-DIMM ذات 144 سنًا. PC133 هو أسرع وأخير معيار SDR SDRAM معتمد من JEDEC على الإطلاق، ويوفر عرض نطاق ترددي يبلغ 1.066 جيجابايت في الثانية ([133.33 ميجا هرتز * 64/8] = 1.066 جيجابايت/ثانية). (1 جيجابايت/ثانية = مليار بايت في الثانية) PC133 متوافق مع الإصدارات السابقة من PC100 وPC66.

دي آر دي

في حين أن زمن وصول DRAM محدود بشكل أساسي بواسطة مجموعة DRAM، فإن DRAM تتمتع بنطاق ترددي عالي جدًا لأن كل قراءة داخلية هي في الواقع صف من آلاف البتات. ولجعل المزيد من هذا النطاق الترددي متاحًا للمستخدمين، تم تطوير واجهة معدل بيانات مزدوج . تستخدم نفس الأوامر، التي يتم قبولها مرة واحدة لكل دورة، ولكنها تقرأ أو تكتب كلمتين من البيانات لكل دورة ساعة. تحقق واجهة DDR ذلك من خلال قراءة وكتابة البيانات على كل من الحواف الصاعدة والهابطة لإشارة الساعة. بالإضافة إلى ذلك، تم إجراء بعض التغييرات الطفيفة على توقيت واجهة SDR في وقت لاحق، وتم تقليل جهد الإمداد من 3.3 إلى 2.5 فولت. ونتيجة لذلك، فإن DDR SDRAM غير متوافقة مع SDR SDRAM.

تضاعف ذاكرة DDR SDRAM (والتي تسمى أحيانًا DDR1 لمزيد من الوضوح) وحدة القراءة أو الكتابة الدنيا؛ حيث يشير كل وصول إلى كلمتين متتاليتين على الأقل.

تبلغ معدلات تردد DDR SDRAM النموذجية 133 و166 و200 ميجاهرتز (7.5 و6 و5 نانوثانية/دورة)، والتي توصف عمومًا بأنها DDR-266 وDDR-333 وDDR-400 (3.75 و3 و2.5 نانوثانية لكل نبضة). وتُعرف وحدات DIMM ذات 184 سنًا المقابلة باسم PC-2100 وPC-2700 وPC-3200. ويتوفر أداء يصل إلى DDR-550 (PC-4400).

دي دي ار 2

إن ذاكرة DDR2 SDRAM تشبه إلى حد كبير ذاكرة DDR SDRAM، ولكنها تضاعف الحد الأدنى لوحدة القراءة أو الكتابة مرة أخرى، إلى أربع كلمات متتالية. كما تم تبسيط بروتوكول الناقل للسماح بأداء تشغيلي أعلى. (على وجه الخصوص، تم حذف أمر "burst ending"). وهذا يسمح بمضاعفة معدل ناقل ذاكرة SDRAM دون زيادة معدل الساعة لعمليات ذاكرة الوصول العشوائي الداخلية؛ وبدلاً من ذلك، يتم تنفيذ العمليات الداخلية في وحدات يبلغ عرضها أربعة أضعاف عرض ذاكرة SDRAM. كما تمت إضافة دبوس عنوان بنكي إضافي (BA2) للسماح بثمانية بنوك على شرائح ذاكرة الوصول العشوائي الكبيرة.

تبلغ معدلات تردد DDR2 SDRAM النموذجية 200 أو 266 أو 333 أو 400 ميجاهرتز (فترات 5 و3.75 و3 و2.5 نانوثانية)، والتي توصف عمومًا بأنها DDR2-400 وDDR2-533 وDDR2-667 وDDR2-800 (فترات 2.5 و1.875 و1.5 و1.25 نانوثانية). وتُعرف وحدات DIMM ذات الـ 240 سنًا المقابلة باسم PC2-3200 وحتى PC2-6400. وتتوفر الآن ذاكرة DDR2 SDRAM بمعدل تردد 533 ميجاهرتز، والذي يُطلق عليه عمومًا اسم DDR2-1066، وتُعرف وحدات DIMM المقابلة باسم PC2-8500 (وتسمى أيضًا PC2-8600 حسب الشركة المصنعة). ويتوفر أداء يصل إلى DDR2-1250 (PC2-10000).

لاحظ أنه نظرًا لأن العمليات الداخلية تتم عند نصف معدل الساعة، فإن ذاكرة DDR2-400 (معدل الساعة الداخلية 100 ميجا هرتز) تتمتع بزمن وصول أعلى إلى حد ما من ذاكرة DDR-400 (معدل الساعة الداخلية 200 ميجا هرتز).

دي دي ار 3

تستمر DDR3 في هذا الاتجاه، حيث تضاعف الحد الأدنى لوحدة القراءة أو الكتابة إلى ثماني كلمات متتالية. وهذا يسمح بمضاعفة أخرى لعرض النطاق الترددي ومعدل الناقل الخارجي دون الحاجة إلى تغيير معدل الساعة للعمليات الداخلية، فقط العرض. للحفاظ على 800-1600 ميجابايت من عمليات النقل/الثانية (كلا حافتي ساعة 400-800 ميجاهرتز)، يجب أن تقوم مجموعة ذاكرة الوصول العشوائي الداخلية بأداء 100-200 ميجابايت من عمليات جلب البيانات في الثانية.

مرة أخرى، مع كل مضاعفة، فإن الجانب السلبي هو زيادة زمن الوصول . وكما هو الحال مع جميع أجيال DDR SDRAM، لا تزال الأوامر مقيدة بحافة ساعة واحدة ويتم إعطاء زمن وصول الأوامر من حيث دورات الساعة، والتي هي نصف سرعة معدل النقل المذكور عادةً ( زمن وصول CAS 8 مع DDR3-800 هو 8/(400 ميجا هرتز) = 20 نانوثانية، وهو نفس زمن وصول CAS2 على PC100 SDR SDRAM).

يتم تصنيع شرائح ذاكرة DDR3 تجاريًا، [11] وكانت أنظمة الكمبيوتر التي تستخدمها متاحة منذ النصف الثاني من عام 2007، [12] مع استخدام كبير منذ عام 2008 فصاعدًا. [13] كانت معدلات الساعة الأولية 400 و 533 ميجا هرتز، والتي تم وصفها بأنها DDR3-800 و DDR3-1066 (وحدات PC3-6400 و PC3-8500)، ولكن 667 و 800 ميجا هرتز، والتي تم وصفها بأنها DDR3-1333 و DDR3-1600 (وحدات PC3-10600 و PC3-12800) شائعة الآن. [14] يتوفر أداء يصل إلى DDR3-2800 (وحدات PC3 22400). [15]

دي دي ار 4

DDR4 SDRAM هو خليفة DDR3 SDRAM . تم الكشف عنه في منتدى مطوري Intel في سان فرانسيسكو عام 2008، وكان من المقرر طرحه في السوق خلال عام 2011. وقد تباين التوقيت بشكل كبير أثناء تطويره - كان من المتوقع في الأصل طرحه في عام 2012، [16] ومن المتوقع لاحقًا (خلال عام 2010) طرحه في عام 2015، [17] قبل الإعلان عن العينات في أوائل عام 2011 وبدء الشركات المصنعة في الإعلان عن توقع الإنتاج التجاري والطرح في السوق في عام 2012. وصلت DDR4 إلى اعتماد السوق الشامل حوالي عام 2015، وهو ما يضاهي ما يقرب من خمس سنوات استغرقتها DDR3 لتحقيق انتقال السوق الشامل على DDR2.

تعمل شرائح DDR4 بجهد 1.2  فولت أو أقل، [18] [19] مقارنة بجهد 1.5 فولت لشرائح DDR3، ولديها أكثر من 2 مليار عملية نقل بيانات في الثانية. وكان من المتوقع طرحها بمعدلات تردد تبلغ 2133 ميجاهرتز، ومن المتوقع أن ترتفع إلى 4266 ميجاهرتز [20] وجهد أقل بمقدار 1.05 فولت [21] بحلول عام 2013.

لم يضاعف DDR4 عرض الاسترجاع الداخلي مرة أخرى، لكنه يستخدم نفس الاسترجاع 8 n مثل DDR3. [22] وبالتالي، سيكون من الضروري تداخل القراءات من عدة بنوك لإبقاء ناقل البيانات مشغولاً.

في فبراير 2009، قامت شركة سامسونج بالتحقق من صحة رقائق ذاكرة الوصول العشوائي الديناميكية 40 نانومتر، والتي تعتبر "خطوة مهمة" نحو تطوير DDR4 [23] حيث أنه اعتبارًا من عام 2009، كانت رقائق ذاكرة الوصول العشوائي الديناميكية الحالية قد بدأت للتو في الانتقال إلى عملية 50 نانومتر. [24] في يناير 2011، أعلنت شركة سامسونج عن اكتمال وإطلاق وحدة ذاكرة الوصول العشوائي الديناميكية DDR4 30 نانومتر 2048 ميجابايت [6] للاختبار . يبلغ عرض النطاق الترددي الأقصى لها 2.13  جيجابت/ثانية عند 1.2 فولت، وتستخدم تقنية الصرف المفتوح الزائفة وتستهلك طاقة أقل بنسبة 40% من وحدة DDR3 المكافئة. [25] [26]

دي دي ار 5

في مارس 2017، أعلنت JEDEC أن معيار DDR5 قيد التطوير، [27] لكنها لم تقدم أي تفاصيل باستثناء أهداف مضاعفة عرض النطاق الترددي لـ DDR4، وتقليل استهلاك الطاقة، ونشر المعيار في عام 2018. تم إصدار المعيار في 14 يوليو 2020. [28]

خلفاء فاشلون

بالإضافة إلى DDR، كانت هناك العديد من تقنيات الذاكرة الأخرى المقترحة لخلافة SDR SDRAM.

رامبوس DRAM (RDRAM)

كانت ذاكرة الوصول العشوائي الديناميكية (RDRAM) عبارة عن تقنية خاصة تنافس ذاكرة الوصول العشوائي الديناميكية (DDR). وقد أدى ارتفاع سعرها نسبيًا وأدائها المخيب للآمال (نتيجة لارتفاع فترات الانتظار وقناة البيانات الضيقة التي تبلغ 16 بتًا مقارنة بقناة البيانات التي تبلغ 64 بتًا في ذاكرة الوصول العشوائي الديناميكية (DDR)) إلى خسارتها السباق لخلافة ذاكرة الوصول العشوائي الديناميكية (SDR SDRAM).

كانت ذاكرة SLDRAM تتميز بأداء أعلى وتنافس ذاكرة RDRAM. تم تطويرها خلال أواخر التسعينيات من قبل اتحاد SLDRAM. يتكون اتحاد SLDRAM من حوالي 20 من الشركات المصنعة الرئيسية لصناعة ذاكرة DRAM والكمبيوتر. (تم دمج اتحاد SLDRAM باسم SLDRAM Inc. ثم غير اسمه إلى Advanced Memory International, Inc.) كانت ذاكرة SLDRAM معيارًا مفتوحًا ولم تتطلب رسوم ترخيص. دعت المواصفات إلى ناقل 64 بت يعمل بتردد ساعة 200 أو 300 أو 400 ميجا هرتز. يتم تحقيق ذلك من خلال وجود جميع الإشارات على نفس الخط وبالتالي تجنب وقت مزامنة خطوط متعددة. مثل DDR SDRAM ، تستخدم ذاكرة SLDRAM ناقلًا مزدوج الضخ، مما يمنحها سرعة فعالة تبلغ 400، [29] 600، [30] أو 800  MT/s . (1 MT/s = 1000^2 عملية نقل في الثانية)

استخدمت SLDRAM ناقل أوامر مكون من 11 بت (10 بتات أوامر CA9:0 بالإضافة إلى خط FLAG لبدء الأمر) لنقل حزم أوامر مكونة من 40 بت على 4 حواف متتالية لساعة أوامر تفاضلية (CCLK/CCLK#). وخلافًا لـ SDRAM، لم تكن هناك إشارات اختيار لكل شريحة؛ تم تعيين معرف لكل شريحة عند إعادة الضبط، وكان الأمر يحتوي على معرف الشريحة التي يجب أن تعالجها. تم نقل البيانات في دفعات مكونة من 4 أو 8 كلمات عبر ناقل بيانات مكون من 18 بت (لكل شريحة)، باستخدام واحدة من ساعتين بيانات تفاضليتين (DCLK0/DCLK0# وDCLK1/DCLK1#). وخلافًا لـ SDRAM القياسية، تم إنشاء الساعة بواسطة مصدر البيانات (شريحة SLDRAM في حالة عملية القراءة) وتم نقلها في نفس اتجاه البيانات، مما يقلل بشكل كبير من انحراف البيانات. لتجنب الحاجة إلى التوقف المؤقت عند تغير مصدر DCLK، حدد كل أمر زوج DCLK الذي سيستخدمه. [31]

يتكون أمر القراءة/الكتابة الأساسي من (بدءًا من CA9 للكلمة الأولى):

قراءة أو كتابة أو طلب عملية صف في SLDRAM
علَم سي ايه 9 سي ايه 8 سي ايه 7 سي ايه 6 سي ايه 5 سي ايه 4 سي ايه 3 CA2 CA1 CA0
1 معرف رقم 8 معرف الجهاز معرف 0 سي ام دي 5
0 كود الأمر أمر التشغيل 0 بنك صف
0 الصف (تابع) 0
0 0 0 0 عمود
  • 9 بتات من معرف الجهاز
  • 6 بتات من الأوامر
  • 3 بتات من عنوان البنك
  • 10 أو 11 بت من عنوان الصف
  • 5 أو 4 بتات إضافية لتوسيع الصف أو العمود
  • 7 بتات من عنوان العمود

كانت الأجهزة الفردية تحتوي على معرفات مكونة من 8 بتات. تم استخدام البت التاسع من المعرف المرسل في الأوامر لمعالجة أجهزة متعددة. يمكن معالجة أي مجموعة محاذية بحجم قوة 2. إذا تم تعيين msbit المرسلة، فسيتم تجاهل جميع البتات الأقل أهمية حتى البت الأقل أهمية 0 من العنوان المرسل لأغراض "هل هذا موجه إلي؟". (إذا تم اعتبار بت ID8 أقل أهمية من ID0، فإن مطابقة عنوان أحادي البث تصبح حالة خاصة من هذا النمط.)

كان أمر القراءة/الكتابة يحتوي على msbit واضحًا:

  • سي ام دي 5=0
  • CMD4=1 لفتح (تنشيط) الصف المحدد؛ CMD4=0 لاستخدام الصف المفتوح حاليًا
  • CMD3=1 لنقل دفعة مكونة من 8 كلمات؛ CMD3=0 لنقل دفعة مكونة من 4 كلمات
  • CMD2=1 للكتابة، CMD2=0 للقراءة
  • CMD1=1 لإغلاق الصف بعد هذا الوصول؛ CMD1=0 لتركه مفتوحًا
  • يقوم CMD0 باختيار زوج DCLK الذي سيتم استخدامه (DCLK1 أو DCLK0)

كان هناك إغفال ملحوظ في المواصفات وهو تمكين الكتابة لكل بايت؛ فقد تم تصميمها للأنظمة ذات ذاكرة التخزين المؤقت وذاكرة ECC ، والتي تكتب دائمًا مضاعفات سطر ذاكرة التخزين المؤقت.

فتحت الأوامر الإضافية (مع ضبط CMD5) الصفوف وأغلقتها دون نقل بيانات، وأجرت عمليات التحديث، وقراءة أو كتابة سجلات التكوين، وأجرت عمليات صيانة أخرى. تدعم معظم هذه الأوامر معرفًا فرعيًا إضافيًا مكونًا من 4 بتات (يتم إرساله على هيئة 5 بتات، باستخدام نفس الترميز متعدد الوجهات كمعرف أساسي) والذي يمكن استخدامه للتمييز بين الأجهزة التي تم تعيين نفس المعرف الأساسي لها لأنها متصلة بالتوازي ويتم قراءتها/كتابتها دائمًا في نفس الوقت.

كان هناك عدد من سجلات التحكم المكونة من 8 بت وسجلات الحالة المكونة من 32 بت للتحكم في معلمات توقيت الجهاز المختلفة.

ذاكرة القناة الافتراضية (VCM) SDRAM

كانت VCM نوعًا خاصًا من SDRAM تم تصميمه بواسطة NEC ، ولكن تم إصداره كمعيار مفتوح بدون رسوم ترخيص. إنه متوافق مع SDRAM القياسي، لكن الأوامر مختلفة. كانت التكنولوجيا منافسًا محتملاً لـ RDRAM لأن VCM لم تكن باهظة الثمن مثل RDRAM. وحدة ذاكرة القناة الافتراضية (VCM) متوافقة ميكانيكيًا وكهربائيًا مع SDRAM القياسي، لذا فإن دعم كليهما يعتمد فقط على قدرات وحدة التحكم في الذاكرة . في أواخر التسعينيات، تضمنت عدد من شرائح الجسر الشمالي للكمبيوتر الشخصي (مثل VIA KX133 وKT133 الشهيرتين ) دعم VCSDRAM.

يقوم VCM بإدخال ذاكرة تخزين مؤقتة SRAM مكونة من 16 مخزنًا مؤقتًا "قناة"، كل منها بحجم 1/4 صف "قطعة"، بين صفوف مكبر الاستشعار في بنوك DRAM ودبابيس إدخال/إخراج البيانات. تعمل أوامر "Prefetch" و"restore"، الفريدة من نوعها في VCSDRAM، على نسخ البيانات بين صف مكبر الاستشعار في DRAM ومخازن القنوات، بينما تحدد أوامر القراءة والكتابة المكافئة لـ SDRAM رقم قناة للوصول إليها. وبالتالي يمكن إجراء عمليات القراءة والكتابة بشكل مستقل عن الحالة النشطة حاليًا لمجموعة DRAM، مع ما يعادل أربعة صفوف DRAM كاملة "مفتوحة" للوصول في كل مرة. وهذا يعد تحسنًا مقارنة بالصفين المفتوحين الممكنين في SDRAM القياسي المكون من بنكين. (هناك في الواقع "قناة وهمية" رقم 17 تستخدم لبعض العمليات.)

للقراءة من VCSDRAM، بعد الأمر النشط، يلزم الأمر "prefetch" لنسخ البيانات من مجموعة مكبرات الاستشعار إلى SDRAM للقناة. يحدد هذا الأمر بنكًا، واثنين من بتات عنوان العمود (لاختيار جزء الصف)، وأربعة بتات من رقم القناة. بمجرد تنفيذ ذلك، يمكن شحن مجموعة DRAM مسبقًا بينما تستمر أوامر القراءة إلى المخزن المؤقت للقناة. للكتابة، تتم كتابة البيانات أولاً إلى مخزن مؤقت للقناة (عادةً ما يتم تهيئتها مسبقًا باستخدام أمر Prefetch)، ثم يتم نسخ جزء من البيانات من القناة إلى مجموعة مكبرات الاستشعار باستخدام أمر الاستعادة.

على عكس الكتابة العادية في SDRAM، والتي يجب أن تتم في صف نشط (مفتوح)، يجب شحن بنك VCSDRAM مسبقًا (إغلاقه) عند إصدار أمر الاستعادة. يحدد الأمر النشط مباشرة بعد أمر الاستعادة أن صف DRAM يكمل الكتابة في مجموعة DRAM. بالإضافة إلى ذلك، هناك "قناة وهمية" رقم 17 تسمح بالكتابة في الصف المفتوح حاليًا. لا يمكن قراءتها من، ولكن يمكن جلبها مسبقًا، والكتابة إليها، واستعادتها إلى مجموعة مكبر الاستشعار. [32] [33]

على الرغم من أن المقطع عادةً ما يتم استعادته إلى نفس عنوان الذاكرة الذي تم جلبه منه مسبقًا، إلا أنه يمكن أيضًا استخدام مخازن القنوات للنسخ أو مسح كتل الذاكرة الكبيرة المتراصة بكفاءة عالية. (يرجع استخدام المقاطع ذات الربع صف إلى حقيقة أن خلايا DRAM أضيق من خلايا SRAM.) تم تصميم بتات SRAM بحيث يبلغ عرضها أربعة بتات DRAM، وهي متصلة بشكل ملائم بأحد بتات DRAM الأربعة التي تفصل بينها.) تقوم الأوامر الإضافية بجلب زوج من المقاطع مسبقًا إلى زوج من القنوات، ويجمع أمر اختياري بين الجلب المسبق والقراءة والشحن المسبق لتقليل النفقات العامة للقراءات العشوائية.

الأوامر المذكورة أعلاه هي أوامر JEDEC القياسية. لم تكن الشرائح السابقة تدعم القناة الوهمية أو عملية جلب الزوج مسبقًا، وكانت تستخدم ترميزًا مختلفًا للشحن المسبق.

ناقل عناوين مكون من 13 بت، كما هو موضح هنا، مناسب لجهاز يصل إلى 128 ميجابت [6] . يحتوي على بنكين، يحتوي كل منهما على 8192 صفًا و8192 عمودًا. وبالتالي، فإن عناوين الصفوف تتكون من 13 بتًا، وعناوين القطاعات تتكون من بتين، وتكون هناك حاجة إلى ثمانية بتات لعناوين الأعمدة لاختيار بايت واحد من 2048 بتًا (256 بايتًا) في القطاع.

ذاكرة الوصول العشوائي للرسومات المتزامنة (SGRAM)

ذاكرة الوصول العشوائي للرسومات المتزامنة (SGRAM) هي شكل متخصص من SDRAM لمحولات الرسومات. وهي مصممة للمهام المتعلقة بالرسومات مثل ذاكرة الملمس وإطارات التخزين المؤقتة ، الموجودة على بطاقات الفيديو . وهي تضيف وظائف مثل إخفاء البتات (الكتابة إلى مستوى بت محدد دون التأثير على الآخرين) والكتابة الكتلية (ملء كتلة من الذاكرة بلون واحد). وعلى عكس VRAM و WRAM ، فإن SGRAM ذات منفذ واحد. ومع ذلك، يمكنها فتح صفحتين للذاكرة في وقت واحد، مما يحاكي طبيعة المنفذ المزدوج لتقنيات ذاكرة الفيديو الأخرى.

أقدم ذاكرة SGRAM معروفة هي شرائح 8  ميجابت [6] يعود تاريخها إلى عام 1994: Hitachi HM5283206، التي تم تقديمها في نوفمبر 1994، [34] و NEC μPD481850، التي تم تقديمها في ديسمبر 1994. [35] أقدم جهاز تجاري معروف يستخدم SGRAM هو وحدة تحكم ألعاب الفيديو PlayStation (PS) من Sony ، بدءًا من طراز SCPH-5000 الياباني الذي تم إصداره في ديسمبر 1995، باستخدام شريحة NEC μPD481850. [36] [37]

ذاكرة SDRAM ذات معدل بيانات مزدوج للرسومات (GDDR SDRAM)

ذاكرة الوصول العشوائي ذات معدل البيانات المزدوج للرسومات ( GDDR SDRAM ) هي نوع من ذاكرة DDR SDRAM المتخصصة المصممة لاستخدامها كذاكرة رئيسية لوحدات معالجة الرسومات (GPUs). تختلف ذاكرة GDDR SDRAM عن الأنواع الأساسية من ذاكرة DDR SDRAM مثل DDR3، على الرغم من أنها تشترك في بعض التقنيات الأساسية. تتمثل خصائصها الأساسية في ترددات الساعة الأعلى لكل من نواة DRAM وواجهة الإدخال/الإخراج، مما يوفر نطاق ترددي أكبر للذاكرة لوحدات معالجة الرسومات. اعتبارًا من عام 2023، هناك ثمانية أجيال متعاقبة من ذاكرة GDDR: GDDR2 و GDDR3 و GDDR4 و GDDR5 و GDDR5X و GDDR6 و GDDR6X و GDDR6W .

كانت ذاكرة GDDR تُعرف في البداية باسم DDR SGRAM. وتم طرحها تجاريًا كرقاقة ذاكرة بسرعة 16 ميجابت [6] بواسطة شركة Samsung Electronics في عام 1998. [38] 

ذاكرة النطاق الترددي العالي (HBM)

الذاكرة ذات النطاق الترددي العالي (HBM) هي واجهة ذاكرة وصول عشوائي عالية الأداء لذاكرة SDRAM ثلاثية الأبعاد من Samsung و AMD و SK Hynix . وهي مصممة للاستخدام مع مسرعات الرسومات عالية الأداء وأجهزة الشبكة. [39] تم إنتاج أول شريحة ذاكرة HBM بواسطة SK Hynix في عام 2013. [40]

الخط الزمني

ذاكرة الوصول العشوائي الديناميكية

ذاكرة الوصول العشوائي الديناميكية المتزامنة (SDRAM)
تاريخ التقديم اسم الشريحة السعة ( بت ) [6] نوع SDRAM الشركة المصنعة عملية موسفت منطقة مرجع
1992 كم48SL2000 16 ميجابت حقوق السحب الخاصة سامسونج ؟ سيموس ؟ [41] [5]
1996 MSM5718C50 18 ميجابت ذاكرة الوصول العشوائي الديناميكية أوكي ؟ سيموس 325 مم 2 [42]
ذاكرة الوصول العشوائي N64 36 ميجابت ذاكرة الوصول العشوائي الديناميكية إن إي سي ؟ سيموس ؟ [43]
؟ 1024 ميجابت حقوق السحب الخاصة ميتسوبيشي 150 نانومتر سيموس ؟ [44]
1997 ؟ 1024 ميجابت حقوق السحب الخاصة هيونداي ؟ إس أو آي ؟ [45]
1998 MD5764802 64 ميجابت ذاكرة الوصول العشوائي الديناميكية أوكي ؟ سيموس 325 مم 2 [42]
مارس 1998 ذاكرة الوصول العشوائي المباشرة RDRAM 72 ميجابت ذاكرة الوصول العشوائي الديناميكية رامبوس ؟ سيموس ؟ [46]
يونيو 1998 ؟ 64 ميجابت دي آر دي سامسونج ؟ سيموس ؟ [38] [47] [48]
1998 ؟ 64 ميجابت دي آر دي هيونداي ؟ سيموس ؟ [45]
128 ميجابت حقوق السحب الخاصة سامسونج ؟ سيموس ؟ [49] [47]
1999 ؟ 128 ميجابت دي آر دي سامسونج ؟ سيموس ؟ [47]
1024 ميجابت دي آر دي سامسونج 140 نانومتر سيموس ؟ [44]
2000 ذاكرة الوصول العشوائي الديناميكية GS 32 ميجابت ذاكرة الوصول العشوائي الديناميكية الإلكترونية سوني ، توشيبا 180 نانومتر سيموس 279 مم 2 [50]
2001 ؟ 288 ميجابت ذاكرة الوصول العشوائي الديناميكية هاينكس ؟ سيموس ؟ [51]
؟ دي دي ار 2 سامسونج 100 نانومتر سيموس ؟ [48] ​​[44]
2002 ؟ 256 ميجابت حقوق السحب الخاصة هاينكس ؟ سيموس ؟ [51]
2003 ذاكرة eDRAM من نوع EE+GS 32 ميجابت ذاكرة الوصول العشوائي الديناميكية الإلكترونية سوني، توشيبا 90 نانومتر سيموس 86 مم 2 [50]
؟ 72 ميجابت دي دي ار 3 سامسونج 90 نانومتر سيموس ؟ [52]
512 ميجابت دي دي ار 2 هاينكس ؟ سيموس ؟ [51]
إلبيدا 110 نانومتر سيموس ؟ [53]
1024 ميجابت دي دي ار 2 هاينكس ؟ سيموس ؟ [51]
2004 ؟ 2048 ميجابت دي دي ار 2 سامسونج 80 نانومتر سيموس ؟ [54]
2005 ذاكرة eDRAM من نوع EE+GS 32 ميجابت ذاكرة الوصول العشوائي الديناميكية الإلكترونية سوني، توشيبا 65 نانومتر سيموس 86 مم 2 [55]
ذاكرة Xenos eDRAM 80 ميجابت ذاكرة الوصول العشوائي الديناميكية الإلكترونية إن إي سي 90 نانومتر سيموس ؟ [56]
؟ 512 ميجابت دي دي ار 3 سامسونج 80 نانومتر سيموس ؟ [48] ​​[57]
2006 ؟ 1024 ميجابت دي دي ار 2 هاينكس 60 نانومتر سيموس ؟ [51]
2008 ؟ ؟ ال بي دي دي ار 2 هاينكس ؟
ابريل 2008 ؟ 8192 ميجابت دي دي ار 3 سامسونج 50 نانومتر سيموس ؟ [58]
2008 ؟ 16384 ميجابت دي دي ار 3 سامسونج 50 نانومتر سيموس ؟
2009 ؟ ؟ دي دي ار 3 هاينكس 44 نانومتر سيموس ؟ [51]
2048 ميجابت دي دي ار 3 هاينكس 40 نانومتر
2011 ؟ 16384 ميجابت دي دي ار 3 هاينكس 40 نانومتر سيموس ؟ [40]
2048 ميجابت دي دي ار 4 هاينكس 30 نانومتر سيموس ؟ [40]
2013 ؟ ؟ ال بي دي دي ار 4 سامسونج 20 نانومتر سيموس ؟ [40]
2014 ؟ 8192 ميجابت ال بي دي دي ار 4 سامسونج 20 نانومتر سيموس ؟ [59]
2015 ؟ 12 جيجابت ال بي دي دي ار 4 سامسونج 20 نانومتر سيموس ؟ [49]
2018 ؟ 8192 ميجابت ال بي دي دي ار 5 سامسونج 10 نانومتر فينت ؟ [60]
128 جيجابت دي دي ار 4 سامسونج 10 نانومتر فينت ؟ [61]

SGRAM و HBM

ذاكرة الوصول العشوائي للرسومات المتزامنة (SGRAM) وذاكرة النطاق الترددي العالي (HBM)
تاريخ التقديم اسم الشريحة السعة ( بت ) [6] نوع SDRAM الشركة المصنعة عملية موسفت منطقة مرجع
نوفمبر 1994 اتش ام 5283206 8 ميجابت سغرام ( SDR ) هيتاشي 350 نانومتر سيموس 58 مم 2 [34] [62]
ديسمبر 1994 μPD481850 8 ميجابت سغرام (SDR) إن إي سي ؟ سيموس 280 مم 2 [35] [37]
1997 μPD4811650 16 ميجابت سغرام (SDR) إن إي سي 350 نانومتر سيموس 280 مم 2 [63] [64]
سبتمبر 1998 ؟ 16 ميجابت SGRAM ( GDDR ) سامسونج ؟ سيموس ؟ [38]
1999 كم4132ج112 32 ميجابت سغرام (SDR) سامسونج ؟ سيموس 280 مم 2 [65]
2002 ؟ 128 ميجابت ذاكرة الوصول العشوائي ( GDDR2 ) سامسونج ؟ سيموس ؟ [66]
2003 ؟ 256 ميجابت ذاكرة الوصول العشوائي المدمجة (GDDR2) سامسونج ؟ سيموس ؟ [66]
ذاكرة الوصول العشوائي ( GDDR3 )
مارس 2005 ك4د553238ف 256 ميجابت ذاكرة الوصول العشوائي المدمجة (GDDR) سامسونج ؟ سيموس 77 مم 2 [67]
أكتوبر 2005 ؟ 256 ميجابت ذاكرة الوصول العشوائي ( GDDR4 ) سامسونج ؟ سيموس ؟ [68]
2005 ؟ 512 ميجابت ذاكرة الوصول العشوائي المدمجة (GDDR4) هاينكس ؟ سيموس ؟ [51]
2007 ؟ 1024 ميجابت ذاكرة الوصول العشوائي ( GDDR5 ) هاينكس 60 نانومتر
2009 ؟ 2048 ميجابت ذاكرة الوصول العشوائي (GDDR5) هاينكس 40 نانومتر
2010 ك4و1ج1646ج 1024 ميجابت ذاكرة الوصول العشوائي المدمجة (GDDR3) سامسونج ؟ سيموس 100 مم 2 [69]
2012 ؟ 4096 ميجابت ذاكرة الوصول العشوائي المدمجة (GDDR3) إس كيه هاينكس ؟ سيموس ؟ [40]
2013 ؟ ؟ إتش بي إم
مارس 2016 MT58K256M32JA 8 جيجابت ذاكرة الوصول العشوائي ( GDDR5X ) ميكرون 20 نانومتر سيموس 140 مم 2 [70]
يونيو 2016 ؟ 32 جيجابت إتش بي إم 2 سامسونج 20 نانومتر سيموس ؟ [71] [72]
2017 ؟ 64 جيجابت إتش بي إم 2 سامسونج 20 نانومتر سيموس ؟ [71]
يناير 2018 ك4ZAF325BM 16 جيجابت ذاكرة الوصول العشوائي ( GDDR6 ) سامسونج 10 نانومتر فينت 225 مم 2 [73] [74] [75]

انظر أيضا

مراجع

  1. ^ P. Darche (2020). المعالج الدقيق: المقدمات - وظائف الحساب والتخزين - نماذج الحساب والحاسوب. John Wiley & Sons. ص 59. ISBN 9781786305633.
  2. ^ B. Jacob; SW Ng; DT Wang (2008). أنظمة الذاكرة: ذاكرة التخزين المؤقت، ذاكرة الوصول العشوائي الديناميكية، القرص. مورجان كوفمان. ص. 324. ISBN 9780080553849.
  3. ^ Jacob, B.; Ng, SW; Wang, DT (2008). أنظمة الذاكرة: ذاكرة التخزين المؤقت، ذاكرة الوصول العشوائي الديناميكية، القرص. Morgan Kaufmann. ص. 333. ISBN 9780080553849.
  4. ^ كالتر، إتش إل؛ ستابر، CH؛ بارث، جي. ديلورينزو، J.؛ دريك، م. فيفيلد، JA؛ كيلي، جورجيا؛ لويس، SC؛ فان دير هوفن، البنك الدولي؛ يانكوسكي، جا (1990). “ذاكرة الوصول العشوائي الديناميكية (DRAM) سعة 50 نانو ثانية وسعة 16 ميجابايت مع معدل بيانات يبلغ 10 نانو ثانية ونظام تصحيح الأخطاء (ECC) على الرقاقة”. مجلة IEEE لدوائر الحالة الصلبة . 25 (5): 1118. بيب كود :1990IJSSC..25.1118K. دوى :10.1109/4.62132.
  5. ^ ab "التصميم الإلكتروني". التصميم الإلكتروني . 41 (15–21). شركة هايدن للنشر. 1993. أول ذاكرة DRAM متزامنة تجارية، Samsung 16-Mbit KM48SL2000، تستخدم بنية بنك واحد تسمح لمصممي النظام بالانتقال بسهولة من الأنظمة غير المتزامنة إلى الأنظمة المتزامنة.
  6. ^ abcdefghi هنا، تشير K أو M أو G أو T إلى البادئات الثنائية المستندة إلى قوى 1024.
  7. ^ "ورقة بيانات Nanya 256 ميجابايت DDR SDRAM" (PDF) . إنتل.كوم . أبريل 2003 . تم الاسترجاع 2015/08/02 .
  8. ^ Micron، وظيفة DDR SDRAM العامة، ملاحظة فنية، TN-46-05
  9. ^ abc Graham, Allan (2007-01-12). "The outlook for DRAMs in consumer electronic devices". EDN . AspenCore Media . تم الاسترجاع في 2021-04-13 .
  10. ^ "كتالوج أجزاء SDRAM".070928 ميكرون.كوم
  11. ^ "ما هي ذاكرة DDR؟".
  12. ^ توماس سودرستروم (5 يونيو 2007). "أحلام بعيدة المنال: مقارنة بين ست لوحات أم من طراز P35-DDR3". توم هاردوير .
  13. ^ "AMD تتبنى DDR3 خلال ثلاث سنوات". 28 نوفمبر 2005.
  14. ^ Wesly Fink (20 يوليو 2007). "المواهب والفريق المتميز: DDR3-1600 هنا!". Anandtech.
  15. ^ جينيفر جونسون (24 أبريل 2012). "G.SKILL تعلن عن مجموعة ذاكرة DDR3 لـ Ivy Bridge".
  16. ^ DDR4 PDF الصفحة 23
  17. ^ "DDR4 ليس من المتوقع أن يصدر قبل عام 2015". semiaccurate.com . 16 أغسطس 2010.
  18. ^ "IDF: "DDR3 لن تلحق بـ DDR2 خلال عام 2009"". Alphr .
  19. ^ “heise online – IT-News، Nachrichten und Hintergründe”. هيز على الانترنت .
  20. ^ "ذاكرة DDR4 من الجيل التالي ستصل إلى 4.266 جيجاهرتز - تقرير". Xbitlabs.com. 16 أغسطس 2010. مؤرشف من الأصل في 19 ديسمبر 2010. تم الاسترجاع في 2011-01-03 .
  21. ^ "IDF: ذاكرة DDR4 المستهدفة لعام 2012" (باللغة الألمانية). hardware-infos.com. مؤرشف من الأصل في 2009-07-13 . تم الاسترجاع في 2009-06-16 .
  22. ^ "JEDEC تعلن عن السمات الرئيسية لمعيار DDR4 القادم" (بيان صحفي). JEDEC . 2011-08-22 . تم الاسترجاع في 2011-01-06 .
  23. ^ جرونر، ولفجانج (4 فبراير 2009). "Samsung hints to DDR4 with first validated 40 nm DRAM". tgdaily.com. مؤرشف من الأصل في 24 مايو 2009. تم الاسترجاع في 16 يونيو 2009 .
  24. ^ Jansen, Ng (20 يناير 2009). "DDR3 ستكون أرخص وأسرع في عام 2009". dailytech.com. مؤرشف من الأصل في 22 يونيو 2009. تم الاسترجاع في 17 يونيو 2009 .
  25. ^ "Samsung Develops Industry's First DDR4 DRAM, Using 30nm Class Technology". Samsung. 2011-01-04 . تم الاسترجاع في 2011-03-13 .
  26. ^ "سامسونج تطور ذاكرة DDR4 ذات كفاءة أعلى بنسبة 40%". TechSpot . 4 يناير 2011.
  27. ^ "معايير JEDEC DDR5 وNVDIMM-P قيد التطوير" (بيان صحفي). JEDEC . 30 مارس 2017.
  28. ^ سميث، رايان (2020-07-14). "إصدار مواصفات ذاكرة DDR5: تهيئة المسرح لـ DDR5-6400 وما بعده". AnandTech . تم الاسترجاع في 2020-07-15 .
  29. ^ دين كينت (1998-10-24)، دليل ذاكرة الوصول العشوائي: SLDRAM، Tom's Hardware ، تم الاسترجاع في 2011-01-01
  30. ^ Hyundai Electronics (1997-12-20)، HYSL8M18D600A 600 Mb/s/pin 8M x 18 SLDRAM (PDF) (ورقة بيانات)، تم أرشفته من الأصل (PDF) في 2012-04-26 ، تم استرجاعه في 2011-12-27
  31. ^ SLDRAM Inc. (1998-07-09)، SLD4M18DR400 400 Mb/s/pin 4M x 18 SLDRAM (PDF) (ورقة بيانات)، ص. 32–33، تم أرشفته من الأصل (PDF) في 2012-04-26 ، تم استرجاعه في 2011-12-27
  32. ^ Siemens Semiconductor Group, HYB39V64x0yT 64MBit Virtual Channel SDRAM (PDF) , تم أرشفة (PDF) من الأصل في 2018-11-12
  33. ^ NEC (1999)، ورقة بيانات أولية لـ 128M-BIT VirtualChannel SDRAM (PDF) ، تم أرشفتها (PDF) من الأصل في 2013-12-03 ، تم استرجاعها في 2012-07-17
  34. ^ ab HM5283206 Datasheet. Hitachi . 11 نوفمبر 1994 . تم الاسترجاع في 10 يوليو 2019 .
  35. ^ ورقة بيانات ab μPD481850. NEC . 6 ديسمبر 1994 . تم الاسترجاع في 10 يوليو 2019 .
  36. ^ "PU-18". PSXDEV . تم الاسترجاع في 10 يوليو 2019 .
  37. ^ ab NEC Application Specific Memory. NEC . خريف 1995. ص. 359. تم الاسترجاع في 21 يونيو 2019 .
  38. ^ abc "Samsung Electronics Comes Out with Super-Fast 16M DDR SGRAMs". Samsung Electronics . Samsung . 17 سبتمبر 1998 . تم الاسترجاع في 23 يونيو 2019 .
  39. ^ اتجاهات ISSCC 2014 محفوظ في 2015-02-06 على موقع Wayback Machine الصفحة 118 "ذاكرة DRAM عالية النطاق الترددي"
  40. ^ abcde "History: 2010s". az5miao . تم الاسترجاع في 4 أبريل 2022 .
  41. ^ "KM48SL2000-7 Datasheet". Samsung . أغسطس 1992. تم الاسترجاع في 19 يونيو 2019 .
  42. ^ ab "MSM5718C50/MD5764802" (PDF) . Oki Semiconductor . فبراير 1999. مؤرشف من الأصل (PDF) في 2019-06-21 . تم الاسترجاع في 21 يونيو 2019 .
  43. ^ "مواصفات Ultra 64 التقنية". الجيل القادم . رقم 14. إيماجين ميديا . فبراير 1996. ص 40.
  44. ^ abc "الذاكرة". STOL (Semiconductor Technology Online) . تم الاسترجاع في 25 يونيو 2019 .
  45. ^ ab "History: 1990s". az5miao . تم الاسترجاع في 4 أبريل 2022 .
  46. ^ "Direct RDRAM" (PDF) . Rambus . 12 مارس 1998. مؤرشف من الأصل (PDF) في 2019-06-21 . تم الاسترجاع 21 يونيو 2019 .
  47. ^ abc "Samsung Electronics Develops First 128Mb SDRAM with DDR/SDR Manufacturing Option". Samsung Electronics . Samsung . 10 فبراير 1999 . تم الاسترجاع في 23 يونيو 2019 .
  48. ^ abc "Samsung Demonstrates World's First DDR 3 Memory Prototype". Phys.org . 17 فبراير 2005 . تم الاسترجاع في 23 يونيو 2019 .
  49. ^ ab "History". Samsung Electronics . Samsung . تم الاسترجاع في 19 يونيو 2019 .
  50. ^ "محرك المشاعر وجهاز توليف الرسوميات المستخدم في جوهر بلاي ستيشن يصبحان شريحة واحدة" (PDF) . سوني . 21 أبريل 2003. مؤرشف (PDF) من الأصل في 2017-02-27 . تم الاسترجاع 26 يونيو 2019 .
  51. ^ abcdefg “التاريخ: العقد الأول من القرن الحادي والعشرين”. az5miao . تم الاسترجاع في 4 أبريل 2022 .
  52. ^ "تطور سامسونج أسرع ذاكرة وصول عشوائي DDR3 في الصناعة لتطبيقات الشبكات ومعالجة البيانات عالية الأداء". Samsung Semiconductor . Samsung . 29 يناير 2003. تم الاسترجاع في 25 يونيو 2019 .
  53. ^ "Elpida تشحن وحدات DDR2 بسعة 2 جيجا بايت". The Inquirer . 4 نوفمبر 2003. مؤرشف من الأصل في 10 يوليو 2019. تم الاسترجاع 25 يونيو 2019 .{{cite news}}: CS1 maint: unfit URL (link)
  54. ^ "Samsung Shows Industry's First 2-Gigabit DDR2 SDRAM". Samsung Semiconductor . Samsung . 20 سبتمبر 2004 . تم الاسترجاع في 25 يونيو 2019 .
  55. ^ "" 65 نانومتر 対応 の 半導体設備 を導入.3 年間で 2000円の投資". pc.watch.impress.co.jp . مؤرشف من الأصل بتاريخ 13-08-2016.
  56. ^ مهندسو ATI من خلال Dave Baumann من Beyond 3D
  57. ^ "تراثنا الفخور من عام 2000 إلى عام 2009". Samsung Semiconductor . Samsung . تم الاسترجاع في 25 يونيو 2019 .
  58. ^ "رقائق DDR3 سعة 2 جيجابايت بتقنية 50 نانومتر من سامسونج هي الأصغر في الصناعة". SlashGear . 29 سبتمبر 2008 . تم الاسترجاع في 25 يونيو 2019 .
  59. ^ "تراثنا الفخور من عام 2010 إلى الآن". Samsung Semiconductor . Samsung . تم الاسترجاع في 25 يونيو 2019 .
  60. ^ "Samsung Electronics Announces Industry's First 8Gb LPDDR5 DRAM for 5G and AI-powered Mobile Applications". Samsung . 17 يوليو 2018 . تم الاسترجاع في 8 يوليو 2019 .
  61. ^ "Samsung Unleashes a Roomy DDR4 256GB RAM". Tom's Hardware . 6 سبتمبر 2018. مؤرشف من الأصل في 21 يونيو 2019 . تم الاسترجاع 4 أبريل 2022 .
  62. ^ "Hitachi HM5283206FP10 8Mbit SGRAM" (PDF) . مؤسسة سميثسونيان . مؤرشف من الأصل (PDF) في 2003-07-16 . تم الاسترجاع في 10 يوليو 2019 .
  63. ^ ورقة بيانات UPD4811650. NEC . ديسمبر 1997. تم الاسترجاع في 10 يوليو 2019 .
  64. ^ Takeuchi, Kei (1998). "16M-BIT SYNCHRONOUS GRAPHICS RAM: μPD4811650". NEC Device Technology International (48) . تم الاسترجاع في 10 يوليو 2019 .
  65. ^ "Samsung Announces the World's First 222 MHz 32Mbit SGRAM for 3D Graphics and Networking Applications". Samsung Semiconductor . Samsung . 12 يوليو 1999 . تم الاسترجاع في 10 يوليو 2019 .
  66. ^ "Samsung Electronics Announces 256Mb GDDR2 متوافقة مع JEDEC للرسومات ثلاثية الأبعاد". Samsung Electronics . Samsung . 28 أغسطس 2003 . تم الاسترجاع في 26 يونيو 2019 .
  67. ^ "K4D553238F Datasheet". Samsung Electronics . مارس 2005 . تم الاسترجاع في 10 يوليو 2019 .
  68. ^ "Samsung Electronics Develops Industry's First Ultra-Fast GDDR4 Graphics DRAM". Samsung Semiconductor . Samsung . 26 أكتوبر 2005 . تم الاسترجاع في 8 يوليو 2019 .
  69. ^ "K4W1G1646G-BC08 Datasheet" (PDF) . Samsung Electronics . نوفمبر 2010. مؤرشف من الأصل (PDF) في 2022-01-24 . تم الاسترجاع في 10 يوليو 2019 .
  70. ^ شيلوف، أنطون (29 مارس 2016). "ميكرون تبدأ في أخذ عينات من ذاكرة GDDR5X، وتكشف عن مواصفات الرقائق". أناند تيك . تم الاسترجاع في 16 يوليو 2019 .
  71. ^ ab Shilov, Anton (19 يوليو 2017). "Samsung Increases Production Volumes of 8 GB HBM2 Chips Due to Growing Demand". AnandTech . تم الاسترجاع في 29 يونيو 2019 .
  72. ^ "HBM". Samsung Semiconductor . Samsung . تم الاسترجاع في 16 يوليو 2019 .
  73. ^ "Samsung Electronics Starts Producing Industry's First 16-Gigabit GDDR6 for Advanced Graphics Systems". Samsung . 18 يناير 2018. تم الاسترجاع في 15 يوليو 2019 .
  74. ^ Killian, Zak (18 January 2018). "Samsung fires up its Foundries for massive production of GDDR6 memory". Tech Report . تم الاسترجاع في 18 يناير 2018 .
  75. ^ "Samsung Begins Producing The Fastest GDDR6 Memory In The World". Wccftech . 18 يناير 2018 . تم الاسترجاع 16 يوليو 2019 .
  • كل ما أردت دائمًا معرفته عن SDRAM (الذاكرة)، لكنك كنت تخشى السؤال عنه، أغسطس 2010، AnandTech
  • فهم توقيتات ذاكرة الوصول العشوائي (RAM)، مايو 2011، أسرار الأجهزة
  • مواصفات ذاكرة SDRAM للكمبيوتر الشخصي، الإصدار 1.7
  • مواصفات ذاكرة SDRAM SO-DIMM PC133 بسرعة 133 ميجاهرتز
  • مواصفات الكشف عن الوجود التسلسلي لذاكرة SDRAM للكمبيوتر الشخصي، الإصدار 1.2B
Retrieved from "https://en.wikipedia.org/w/index.php?title=Synchronous_dynamic_random-access_memory&oldid=1248583101"
Original text
Rate this translation
Your feedback will be used to help improve Google Translate