عائلة معمارية ARM

ذراع

مصمم	صوفي ويلسون ستيف فوربر شركة أكورن للكمبيوتر / شركة أرم القابضة
أجزاء	32 بت ، 64 بت
قدَّم	1985 ؛ منذ 39 سنة ( 1985 )
تصميم	ريسك
يكتب	تحميل-تخزين
التفرع	كود الحالة والمقارنة والتفرع
يفتح	الملكية

ARM (بأسلوب الكتابة بالأحرف الصغيرة arm ، والتي كانت في السابق اختصارًا لـ Advanced RISC Machines وفي الأصل Acorn RISC Machine ) هي عائلة من بنيات مجموعة التعليمات RISC (ISAs) لمعالجات الكمبيوتر . تقوم شركة Arm Holdings بتطوير بنيات مجموعة التعليمات RISC وترخصها لشركات أخرى، والتي تقوم ببناء الأجهزة المادية التي تستخدم مجموعة التعليمات. كما تقوم بتصميم وترخيص النوى التي تنفذ بنيات مجموعة التعليمات RISC هذه.

نظرًا لتكاليفها المنخفضة واستهلاكها المنخفض للطاقة وتوليدها للحرارة المنخفضة، فإن معالجات ARM مفيدة للأجهزة الخفيفة والمحمولة التي تعمل بالبطارية، بما في ذلك الهواتف الذكية وأجهزة الكمبيوتر المحمولة وأجهزة الكمبيوتر اللوحية ، بالإضافة إلى الأنظمة المضمنة . ^{[3] [4] [5]} ومع ذلك، تُستخدم معالجات ARM أيضًا لأجهزة الكمبيوتر المكتبية والخوادم ، بما في ذلك أسرع حاسوب فائق في العالم ( Fugaku ) ​​من عام 2020 ^[6] إلى عام 2022. مع إنتاج أكثر من 230 مليار شريحة ARM، ^{[7] [8]} منذ عام 2003 على الأقل، ومع تزايد هيمنتها كل عام ، تعد ARM هي العائلة الأكثر استخدامًا من بنيات مجموعة التعليمات. ^{[9] [4] [10] [11] [12][تحديث]}

كانت هناك عدة أجيال من تصميم ARM. استخدم ARM1 الأصلي بنية داخلية 32 بت ولكنه كان لديه مساحة عنوان 26 بت مما حده إلى 64 ميجا بايت من الذاكرة الرئيسية . تمت إزالة هذا القيد في سلسلة ARMv3، التي تحتوي على مساحة عنوان 32 بت، وظلت عدة أجيال إضافية حتى ARMv7 32 بت. تم إصدار بنية ARMv8-A في عام 2011، وأضافت دعمًا لمساحة عنوان 64 بت وحساب 64 بت مع مجموعة التعليمات الجديدة ذات الطول الثابت 32 بت. ^[13] أصدرت Arm Holdings أيضًا سلسلة من مجموعات التعليمات الإضافية لقواعد مختلفة؛ يضيف امتداد "Thumb" تعليمات 32 بت و16 بت لتحسين كثافة التعليمات البرمجية ، بينما أضافت Jazelle تعليمات للتعامل مباشرة مع بايت كود Java . تتضمن التغييرات الأحدث إضافة تعدد الخيوط المتزامن (SMT) لتحسين الأداء أو تحمل الأخطاء . ^[14]

كان أول تصميم ناجح على نطاق واسع لشركة Acorn Computers هو BBC Micro ، الذي تم طرحه في ديسمبر 1981. كان هذا جهازًا تقليديًا نسبيًا يعتمد على وحدة المعالجة المركزية MOS Technology 6502 ولكنه كان يعمل بأداء ضعف أداء التصميمات المنافسة مثل Apple II تقريبًا بسبب استخدامه لذاكرة الوصول العشوائي الديناميكية الأسرع (DRAM). كانت ذاكرة الوصول العشوائي الديناميكية النموذجية في ذلك العصر تعمل بسرعة 2 ميجا هرتز تقريبًا؛ رتبت Acorn صفقة مع شركة Hitachi لتوريد أجزاء أسرع بسرعة 4 ميجا هرتز. ^[15]

كانت أجهزة ذلك العصر تشترك عمومًا في الذاكرة بين المعالج ومخزن الإطارات ، مما سمح للمعالج بتحديث محتويات الشاشة بسرعة دون الحاجة إلى إجراء إدخال/إخراج منفصلين . ونظرًا لأن توقيت عرض الفيديو دقيق، كان لزامًا على أجهزة الفيديو أن تتمتع بأولوية الوصول إلى تلك الذاكرة. وبسبب غرابة تصميم 6502، تركت وحدة المعالجة المركزية الذاكرة دون مساس لمدة نصف الوقت. وبالتالي، من خلال تشغيل وحدة المعالجة المركزية بسرعة 1 ميجاهرتز، يمكن لنظام الفيديو قراءة البيانات خلال أوقات التوقف تلك، مما يشغل إجمالي عرض النطاق الترددي البالغ 2 ميجاهرتز للذاكرة العشوائية. وفي جهاز بي بي سي ميكرو، سمح استخدام ذاكرة عشوائية بسرعة 4 ميجاهرتز باستخدام نفس التقنية، ولكن بسرعة مضاعفة. وقد سمح هذا لها بالتفوق على أي جهاز مماثل في السوق. ^[16]

كان عام 1981 أيضًا هو العام الذي تم فيه طرح جهاز الكمبيوتر الشخصي من شركة IBM . باستخدام معالج Intel 8088 الذي تم طرحه مؤخرًا ، وهو معالج 16 بت مقارنة بتصميم 8 بت لجهاز 6502 ، فقد قدم أداءً أعلى بشكل عام. وقد أدى طرحه إلى تغيير سوق أجهزة الكمبيوتر المكتبية بشكل جذري: حيث بدأ سوق الهوايات والألعاب الناشئ على مدار السنوات الخمس السابقة في التحول إلى أداة عمل ضرورية حيث لم تتمكن التصميمات السابقة ذات 8 بت من المنافسة ببساطة. حتى التصميمات الأحدث ذات 32 بت كانت تأتي أيضًا إلى السوق، مثل Motorola 68000 ^[17] و National Semiconductor NS32016 . ^[18]

بدأت شركة Acorn في التفكير في كيفية المنافسة في هذا السوق وأنتجت تصميمًا ورقيًا جديدًا يسمى Acorn Business Computer . لقد حددوا لأنفسهم هدفًا يتمثل في إنتاج جهاز بأداء أعلى بعشر مرات من أداء BBC Micro، ولكن بنفس السعر. ^[19] وهذا من شأنه أن يتفوق على الكمبيوتر الشخصي ويقلل من سعره. في الوقت نفسه، أدى طرح Apple Lisa مؤخرًا إلى جلب مفهوم واجهة المستخدم الرسومية (GUI) إلى جمهور أوسع واقترح أن المستقبل ينتمي إلى الأجهزة ذات واجهة المستخدم الرسومية. ^[20] ومع ذلك، تكلف Lisa 9995 دولارًا، حيث كانت معبأة بشرائح الدعم وكميات كبيرة من الذاكرة ومحرك الأقراص الصلبة ، وكلها باهظة الثمن في ذلك الوقت. ^[21]

بدأ المهندسون بعد ذلك في دراسة جميع تصميمات وحدة المعالجة المركزية المتاحة. وكان استنتاجهم بشأن التصميمات الحالية ذات الـ 16 بت أنها كانت أكثر تكلفة بكثير ولا تزال "رديئة بعض الشيء"، ^[22] حيث تقدم أداءً أعلى قليلاً من تصميم BBC Micro الخاص بهم. كما طالبوا دائمًا تقريبًا بعدد كبير من شرائح الدعم للعمل حتى عند هذا المستوى، مما أدى إلى ارتفاع تكلفة الكمبيوتر ككل. لن تحقق هذه الأنظمة ببساطة هدف التصميم. ^[22] كما نظروا أيضًا في التصميمات الجديدة ذات الـ 32 بت، لكن هذه التصميمات تكلف أكثر وكانت تعاني من نفس المشكلات مع شرائح الدعم. ^[23] وفقًا لسوفي ويلسون ، كان أداء جميع المعالجات التي تم اختبارها في ذلك الوقت متماثلًا تقريبًا، مع عرض نطاق ترددي يبلغ حوالي 4 ميجابت في الثانية. ^{[24] [أ]}

حدثان رئيسيان قادا شركة Acorn إلى طريق ARM. كان أحدهما نشر سلسلة من التقارير من جامعة كاليفورنيا، بيركلي ، والتي اقترحت أن تصميم الشريحة البسيطة يمكن أن يكون له أداء عالٍ للغاية، أعلى بكثير من أحدث تصميمات 32 بت في السوق. ^[25] كان الحدث الثاني زيارة ستيف فوربر وصوفي ويلسون إلى مركز التصميم الغربي ، وهي شركة يديرها بيل مينش وشقيقته، والتي أصبحت الخليفة المنطقي لفريق MOS وكانت تقدم إصدارات جديدة مثل WDC 65C02 . رأى فريق Acorn طلاب المدارس الثانوية ينتجون تخطيطات الشريحة على أجهزة Apple II، مما يشير إلى أنه يمكن لأي شخص القيام بذلك. ^{[26] [27]} على النقيض من ذلك، كشفت زيارة لشركة تصميم أخرى تعمل على وحدة معالجة مركزية حديثة 32 بت عن فريق يضم أكثر من اثني عشر عضوًا كانوا بالفعل في المراجعة H من تصميمهم ومع ذلك لا يزال يحتوي على أخطاء. ^[ب] عزز هذا قرارهم في أواخر عام 1983 ببدء تصميم وحدة المعالجة المركزية الخاصة بهم، وهي آلة Acorn RISC. ^[28]

كانت تصميمات Berkeley RISC الأصلية عبارة عن أنظمة تعليمية بمعنى ما، ولم يتم تصميمها خصيصًا للأداء الصريح. إلى مفاهيم RISC الأساسية الثقيلة بالسجلات والتحميل/التخزين، أضافت ARM عددًا من ملاحظات التصميم التي لاقت استحسانًا كبيرًا من 6502. كان من بينها القدرة على خدمة المقاطعات بسرعة ، مما سمح للآلات بتقديم أداء معقول للإدخال/الإخراج بدون إضافة أجهزة خارجية. لتقديم مقاطعات بأداء مماثل لـ 6502، حدد تصميم ARM مساحة عنوانه المادية إلى 64 ميجا بايت من إجمالي المساحة القابلة للعنونة، مما يتطلب 26 بتًا من العنوان. نظرًا لأن التعليمات كانت بطول 4 بايت (32 بت)، وكان من المطلوب محاذاتها على حدود مكونة من 4 بايتات، فإن البتتين السفليتين من عنوان التعليمات كانتا دائمًا صفرًا. هذا يعني أن عداد البرنامج (PC) كان بحاجة فقط إلى أن يكون 24 بتًا، مما يسمح بتخزينه مع علامات المعالج ذات الثماني بتات في سجل واحد مكون من 32 بت. وهذا يعني أنه عند تلقي مقاطعة، يمكن حفظ حالة الجهاز بالكامل في عملية واحدة، بينما لو كان الكمبيوتر الشخصي عبارة عن قيمة 32 بت كاملة، فسوف يتطلب الأمر عمليات منفصلة لتخزين الكمبيوتر الشخصي وأعلام الحالة. وقد أدى هذا القرار إلى تقليل تكلفة المقاطعة إلى النصف. ^[29]

كان أحد التغييرات الأخرى، ومن بين أهمها من حيث الأداء العملي في العالم الحقيقي، هو تعديل مجموعة التعليمات للاستفادة من وضع الصفحة في ذاكرة الوصول العشوائي الديناميكية . سمح وضع الصفحة الذي تم تقديمه مؤخرًا بتشغيل عمليات الوصول اللاحقة للذاكرة بسرعة مضاعفة إذا كانت في نفس الموقع تقريبًا، أو "الصفحة"، في شريحة ذاكرة الوصول العشوائي الديناميكية. لم يأخذ تصميم بيركلي وضع الصفحة في الاعتبار وعامل جميع الذاكرة على قدم المساواة. أضاف تصميم ARM تعليمات خاصة للوصول إلى الذاكرة تشبه المتجهات، "دورات S"، والتي يمكن استخدامها لملء أو حفظ سجلات متعددة في صفحة واحدة باستخدام وضع الصفحة. ضاعف هذا أداء الذاكرة عندما يمكن استخدامها، وكان مهمًا بشكل خاص لأداء الرسومات. ^[30]

استخدمت تصميمات Berkeley RISC نوافذ التسجيل لتقليل عدد عمليات حفظ التسجيل واستعادته التي يتم إجراؤها في استدعاءات الإجراءات ؛ ولم يعتمد تصميم ARM هذا.

طور ويلسون مجموعة التعليمات، وكتب محاكاة للمعالج في BBC BASIC الذي تم تشغيله على BBC Micro مع معالج 6502 ثانٍ . ^{[31] [32]} أقنع هذا مهندسي Acorn بأنهم على المسار الصحيح. اتصل ويلسون بالرئيس التنفيذي لشركة Acorn، هيرمان هاوزر ، وطلب المزيد من الموارد. أعطى هاوزر موافقته وجمع فريقًا صغيرًا لتصميم المعالج الفعلي بناءً على ISA الخاص بـ Wilson. ^[33] بدأ مشروع Acorn RISC Machine الرسمي في أكتوبر 1983.

اختارت شركة Acorn شركة VLSI Technology باعتبارها "شريك السيليكون"، حيث كانت مصدرًا لوحدات ذاكرة القراءة فقط والرقائق المخصصة لشركة Acorn. قدمت شركة Acorn التصميم وقدمت شركة VLSI التخطيط والإنتاج. عملت العينات الأولى من السيليكون من ARM بشكل صحيح عند استلامها واختبارها لأول مرة في 26 أبريل 1985. ^[3] عُرفت هذه الإصدارات باسم ARM1، وكانت تعمل بتردد 6 ميجاهرتز. ^[34]

كان أول تطبيق ARM بمثابة معالج ثانٍ لـ BBC Micro، حيث ساعد في تطوير برنامج محاكاة لإكمال تطوير شرائح الدعم (VIDC وIOC وMEMC)، وتسريع برنامج CAD المستخدم في تطوير ARM2. أعاد ويلسون بعد ذلك كتابة BBC BASIC بلغة تجميع ARM . مكنت المعرفة العميقة المكتسبة من تصميم مجموعة التعليمات من أن يكون الكود كثيفًا للغاية، مما يجعل ARM BBC BASIC اختبارًا جيدًا للغاية لأي محاكي ARM.

أدت نتيجة المحاكاة على لوحات ARM1 إلى تقديم تصميم ARM2 في أواخر عام 1986 والذي يعمل بتردد 8 ميجا هرتز، وإصدار عام 1987 الذي تم زيادة سرعته إلى 10 إلى 12 ميجا هرتز. ^[ج] كان التغيير الكبير في البنية الأساسية هو إضافة مضاعف Booth ، في حين كان يجب في السابق إجراء الضرب في البرنامج. ^[36] علاوة على ذلك، سمح وضع طلب المقاطعة السريع الجديد، FIQ باختصار، باستبدال السجلات من 8 إلى 14 كجزء من المقاطعة نفسها. وهذا يعني أن طلبات FIQ لم يكن عليها حفظ سجلاتها، مما أدى إلى تسريع المقاطعات بشكل أكبر. ^[37]

كان أول استخدام لـ ARM2 هو أجهزة الكمبيوتر الشخصية Acorn Archimedes طراز A305 وA310 وA440 التي تم إطلاقها في عام 1987.

وفقًا لمعيار Dhrystone ، كان أداء ARM2 أعلى بنحو سبعة أضعاف من أداء نظام نموذجي يعتمد على 68000 بسرعة 7 ميجاهرتز مثل Amiga أو Macintosh SE . كان أسرع بمرتين من Intel 80386 يعمل بسرعة 16 ميجاهرتز، وبنفس سرعة حاسوب VAX-11/784 الفائق الصغر متعدد المعالجات . كانت الأنظمة الوحيدة التي تفوقت عليها هي محطات العمل Sun SPARC و MIPS R2000 القائمة على RISC . ^[38] علاوة على ذلك، نظرًا لأن وحدة المعالجة المركزية مصممة للإدخال والإخراج عالي السرعة، فقد استغنت عن العديد من شرائح الدعم الموجودة في هذه الأجهزة؛ والجدير بالذكر أنها تفتقر إلى أي وحدة تحكم مخصصة للوصول المباشر للذاكرة (DMA) والتي غالبًا ما توجد في محطات العمل. كما تم تبسيط نظام الرسومات بناءً على نفس مجموعة الافتراضات الأساسية حول الذاكرة والتوقيت. وكانت النتيجة تصميمًا مبسطًا بشكل كبير، يوفر أداءً على قدم المساواة مع محطات العمل باهظة الثمن ولكن بسعر مماثل لأجهزة الكمبيوتر المكتبية المعاصرة. ^[38]

تميزت ARM2 بناقل بيانات 32 بت ومساحة عنوان 26 بت و27 سجلًا 32 بت ، يمكن الوصول إلى 16 منها في أي وقت (بما في ذلك الكمبيوتر الشخصي ). ^{[39] كان} عدد ترانزستورات ARM2 30000 فقط، ^[40] مقارنة بطراز 68000 من موتورولا الذي يبلغ من العمر ست سنوات والذي يحتوي على حوالي 68000. جاء الكثير من هذه البساطة من عدم وجود التعليمات البرمجية الدقيقة ، والتي تمثل حوالي ربع إلى ثلث ترانزستورات 68000، وعدم وجود ذاكرة تخزين مؤقتة (مثل معظم وحدات المعالجة المركزية في ذلك اليوم) . مكنت هذه البساطة ARM2 من استهلاك طاقة منخفض وتغليف حراري أبسط من خلال وجود عدد أقل من الترانزستورات التي تعمل بالطاقة. ومع ذلك، قدم ARM2 أداءً أفضل من طراز IBM PS/2 Model 50 المعاصر لعام 1987 ، والذي استخدم في البداية معالج Intel 80286 ، والذي يوفر 1.8 MIPS @ 10 MHz، وفي وقت لاحق في عام 1987، 2 MIPS من PS/2 70، مع معالج Intel 386 DX @ 16 MHz. ^{[41] [42]}

تم إنتاج خليفة، ARM3، مع ذاكرة تخزين مؤقتة بحجم 4 كيلوبايت، مما أدى إلى تحسين الأداء بشكل أكبر. ^[43] تم توسيع ناقل العناوين إلى 32 بت في ARM6، لكن كود البرنامج كان لا يزال يتعين أن يقع ضمن أول 64 ميجا بايت من الذاكرة في وضع التوافق 26 بت، بسبب البتات المحجوزة لعلامات الحالة. ^[44]

في أواخر الثمانينيات، بدأت شركة Apple Computer و VLSI Technology العمل مع Acorn على إصدارات أحدث من نواة ARM. في عام 1990، قامت Acorn بتقسيم فريق التصميم إلى شركة جديدة تسمى Advanced RISC Machines Ltd.، ^{[45] [46] [47]} والتي أصبحت ARM Ltd. عندما طرحت شركتها الأم، Arm Holdings plc، أسهمها في بورصة لندن وناسداك في عام 1998. ^{[48] تطور عمل Apple-ARM الجديد في النهاية إلى ARM6، الذي تم إصداره لأول مرة في أوائل عام 1992.} استخدمت Apple معالج ARM610 المستند إلى ARM6 كأساس لجهاز المساعد الرقمي الشخصي Apple Newton الخاص بها .

في عام 1994، استخدمت شركة Acorn معالج ARM610 كوحدة معالجة مركزية رئيسية في أجهزة الكمبيوتر RiscPC الخاصة بها . قامت شركة DEC بترخيص بنية ARMv4 وأنتجت StrongARM . ^[49] عند 233  ميجا هرتز ، استهلكت وحدة المعالجة المركزية هذه واطًا واحدًا فقط (تستهلك الإصدارات الأحدث أقل بكثير). تم نقل هذا العمل لاحقًا إلى شركة Intel كجزء من تسوية دعوى قضائية، واغتنمت شركة Intel الفرصة لتكملة خط i960 الخاص بها باستخدام StrongARM. طورت شركة Intel لاحقًا تنفيذًا عالي الأداء خاصًا بها يسمى XScale ، والذي باعته منذ ذلك الحين لشركة Marvell . ظل عدد الترانزستورات في نواة ARM كما هو بشكل أساسي طوال هذه التغييرات؛ كان لدى ARM2 30000 ترانزستور، ^[50] بينما نما ARM6 إلى 35000 فقط. ^[51]

في عام 2005، استخدم حوالي 98% من جميع الهواتف المحمولة المباعة معالج ARM واحدًا على الأقل. ^[52] في عام 2010، أبلغ منتجو الرقائق القائمة على بنيات ARM عن شحنات بلغت 6.1 مليار معالج قائم على ARM ، وهو ما يمثل 95% من الهواتف الذكية ، و35% من أجهزة التلفزيون الرقمية وأجهزة فك التشفير ، و10% من أجهزة الكمبيوتر المحمولة . في عام 2011، كانت بنية ARM ذات 32 بت هي البنية الأكثر استخدامًا على نطاق واسع في الأجهزة المحمولة والأكثر شيوعًا في الأنظمة المضمنة ذات 32 بت. ^[53] في عام 2013، تم إنتاج 10 مليارات ^[54] و"توجد الرقائق القائمة على ARM في ما يقرب من 60 في المائة من الأجهزة المحمولة في العالم". ^[55]

يتمثل النشاط التجاري الأساسي لشركة Arm Holdings في بيع نوى IP ، والتي يستخدمها المرخصون لإنشاء وحدات تحكم دقيقة (MCUs) ووحدات معالجة مركزية (CPU ) وأنظمة على شرائح تعتمد على تلك النوى. يجمع مصنع التصميم الأصلي بين نواة ARM وأجزاء أخرى لإنتاج جهاز كامل، وعادةً ما يمكن بناؤه في مصانع تصنيع أشباه الموصلات الحالية (fabs) بتكلفة منخفضة ولا يزال يقدم أداءً كبيرًا. كان التنفيذ الأكثر نجاحًا هو ARM7TDMI مع بيع مئات الملايين. كانت Atmel مركز تصميم رائد في النظام المضمن القائم على ARM7TDMI.

تتراوح معماريات ARM المستخدمة في الهواتف الذكية وأجهزة المساعد الرقمي الشخصي (PDA) والأجهزة المحمولة الأخرى من ARMv5 إلى ARMv8-A .

في عام 2009، قدمت بعض الشركات المصنعة أجهزة كمبيوتر محمولة صغيرة تعتمد على وحدات معالجة مركزية ذات بنية ARM، في منافسة مباشرة مع أجهزة الكمبيوتر المحمولة الصغيرة المعتمدة على Intel Atom . ^[56]

تقدم شركة Arm Holdings مجموعة متنوعة من شروط الترخيص، وتختلف في التكلفة والمنتجات. تقدم شركة Arm Holdings لجميع المرخص لهم وصفًا متكاملًا للأجهزة الأساسية الخاصة بـ ARM بالإضافة إلى مجموعة كاملة من أدوات تطوير البرامج ( المترجم ، ومصحح الأخطاء ، ومجموعة تطوير البرامج )، والحق في بيع السيليكون المصنّع الذي يحتوي على وحدة المعالجة المركزية ARM.

تتضمن حزم SoC التي تدمج التصميمات الأساسية لشركة ARM الأجيال الثلاثة الأولى من Nvidia Tegra، وعائلة Quatro من CSR plc، وNova وNovaThor من ST-Ericsson، وPrecision32 MCU من Silicon Labs، ومنتجات OMAP من Texas Instruments ، ومنتجات Hummingbird و Exynos من Samsung، و A4 و A5 و A5X من Apple ، و i.MX من NXP .

عادةً ما يكون حاملو تراخيص Fabless ، الذين يرغبون في دمج نواة ARM في تصميم الشريحة الخاصة بهم، مهتمين فقط بالحصول على نواة ملكية فكرية لأشباه الموصلات جاهزة للتصنيع . بالنسبة لهؤلاء العملاء، تقدم Arm Holdings وصفًا لقائمة بوابة الشبكة للنواة ARM المختارة، جنبًا إلى جنب مع نموذج محاكاة مجرد وبرامج اختبار للمساعدة في تكامل التصميم والتحقق منه. يختار العملاء الأكثر طموحًا، بما في ذلك مصنعو الأجهزة المتكاملة (IDM) ومشغلو المسابك، الحصول على IP للمعالج في شكل RTL قابل للتركيب ( Verilog ). باستخدام RTL القابل للتركيب، يتمتع العميل بالقدرة على إجراء تحسينات وإضافات على مستوى البنية. يسمح هذا للمصمم بتحقيق أهداف تصميم غريبة لا يمكن تحقيقها بخلاف ذلك باستخدام قائمة شبكة غير معدلة ( سرعة ساعة عالية ، استهلاك طاقة منخفض للغاية، ملحقات مجموعة التعليمات، إلخ). في حين لا تمنح Arm Holdings المرخص له الحق في إعادة بيع بنية ARM نفسها، يجوز للمرخص لهم بيع المنتجات المصنعة بحرية مثل أجهزة الرقائق ولوحات التقييم والأنظمة الكاملة. يمكن أن تكون مصانع السبائك التجارية حالة خاصة؛ لا يُسمح لهم فقط ببيع السيليكون النهائي المحتوي على نوى ARM، بل يمتلكون عمومًا الحق في إعادة تصنيع نوى ARM لعملاء آخرين.

تحدد شركة آرم هولدنجز أسعار الملكية الفكرية الخاصة بها على أساس القيمة المتصورة. وعادة ما تكون تكاليف الترخيص لنوى ARM ذات الأداء الأقل أقل من تكاليف الترخيص للنوى ذات الأداء الأعلى. ومن حيث التنفيذ، تكلف النواة القابلة للتركيب أكثر من نواة الماكرو الصلبة (الصندوق الأسود). ولتعقيد الأمور المتعلقة بالسعر، يمكن لمصنع السبائك التجارية الذي يحمل ترخيص ARM، مثل سامسونج أو فوجيتسو، أن يقدم لعملاء التصنيع تكاليف ترخيص مخفضة. وفي مقابل الحصول على نواة ARM من خلال خدمات التصميم الداخلية للمصنع، يمكن للعميل تقليل أو إلغاء دفع رسوم الترخيص المقدمة لشركة ARM.

بالمقارنة مع مصانع أشباه الموصلات المخصصة (مثل TSMC و UMC ) بدون خدمات تصميم داخلية، فإن فوجيتسو/سامسونج تفرض رسومًا أعلى بمرتين إلى ثلاث مرات لكل رقاقة مصنعة . ^{[ بحاجة لمصدر ]} بالنسبة للتطبيقات ذات الحجم المنخفض إلى المتوسط، تقدم مصانع خدمة التصميم أسعارًا إجمالية أقل (من خلال دعم رسوم الترخيص). بالنسبة للأجزاء المنتجة بكميات كبيرة، فإن خفض التكلفة على المدى الطويل الذي يمكن تحقيقه من خلال أسعار الرقاقة المنخفضة يقلل من تأثير تكاليف الهندسة غير المتكررة (NRE ) لشركة ARM، مما يجعل مصانع الصب المخصصة خيارًا أفضل.

تشمل الشركات التي طورت شرائح ذات أنوية مصممة بواسطة Arm شركة Annapurna Labs التابعة لشركة Amazon.com ، ^{[57] و} Analog Devices ، وApple ، و AppliedMicro (الآن: MACOM Technology Solutions ^[58] )، و Atmel ، وBroadcom ، وCavium ، و Cypress Semiconductor ، و Freescale Semiconductor (الآن NXP Semiconductors )، و Huawei ، و Intel ، ^{[ مشكوك فيه - ناقش ] و} Maxim Integrated ، وNvidia ، وNXP ، و Qualcomm ، و Renesas ، و Samsung Electronics ، و ST Microelectronics ، و Texas Instruments ، و Xilinx .

في فبراير 2016، أعلنت ARM عن ترخيص Built on ARM Cortex Technology، والذي غالبًا ما يتم اختصاره إلى ترخيص Built on Cortex (BoC). يسمح هذا الترخيص للشركات بالشراكة مع ARM وإجراء تعديلات على تصميمات ARM Cortex. لن تتم مشاركة تعديلات التصميم هذه مع شركات أخرى. تتمتع هذه التصميمات الأساسية شبه المخصصة أيضًا بحرية العلامة التجارية، على سبيل المثال Kryo 280 .

تشمل الشركات الحاصلة على ترخيص حاليًا لتقنية Built on ARM Cortex شركة Qualcomm . ^[59]

يمكن للشركات أيضًا الحصول على ترخيص معماري ARM لتصميم نوى وحدة المعالجة المركزية الخاصة بها باستخدام مجموعات تعليمات ARM. يجب أن تتوافق هذه النوى تمامًا مع بنية ARM. تشمل الشركات التي صممت نوى تنفذ بنية ARM Apple وAppliedMicro (الآن: Ampere Computing ) وBroadcom و Cavium (الآن: Marvell) و Digital Equipment Corporation وIntel وNvidia وQualcomm وSamsung Electronics و Fujitsu وNUVIA Inc. (استحوذت عليها Qualcomm في عام 2021).

في 16 يوليو 2019، أعلنت ARM عن ARM Flexible Access. يوفر ARM Flexible Access وصولاً غير محدود إلى الملكية الفكرية المضمنة لشركة ARM للتطوير. يتم فرض رسوم ترخيص لكل منتج بمجرد وصول العميل إلى مرحلة إخراج الشريط أو النموذج الأولي. ^{[60] [61]}

تم تضمين 75% من أحدث حقوق الملكية الفكرية لشركة ARM على مدار العامين الماضيين في ARM Flexible Access. اعتبارًا من أكتوبر 2019:

• وحدات المعالجة المركزية: Cortex-A5 ، Cortex-A7 ، Cortex-A32 ، Cortex-A34 ، Cortex -A35 ، Cortex-A53 ، Cortex-R5 ، Cortex-R8 ، Cortex-R52 ، Cortex-M0 ، Cortex-M0+ ، Cortex-M3 ، Cortex-M4 ، Cortex-M7 ، Cortex-M23 ، Cortex-M33
• وحدات معالجة الرسوميات: Mali-G52 و Mali-G31 . تتضمن مجموعات تطوير برامج تشغيل Mali (DDK).
• الربط: CoreLink NIC-400، CoreLink NIC-450، CoreLink CCI-400، CoreLink CCI-500، CoreLink CCI-550، ADB-400 AMBA، XHB-400 AXI-AHB
• وحدات التحكم في النظام: CoreLink GIC-400، CoreLink GIC-500، PL192 VIC، BP141 TrustZone Memory Wrapper، CoreLink TZC-400، CoreLink L2C-310، CoreLink MMU-500، واجهة ذاكرة BP140
• عنوان IP الأمني: CryptoCell-312، CryptoCell-712، TrustZone مولد الأرقام العشوائية الحقيقي
• وحدات التحكم الطرفية: PL011 UART، PL022 SPI، PL031 RTC
• تصحيح الأخطاء والتتبع: CoreSight SoC-400، CoreSight SDC-600، CoreSight STM-500، CoreSight System Trace Macrocell، CoreSight Trace Memory Controller
• أطقم التصميم: Corstone-101، Corstone-201
• IP المادي: Artisan PIK لـ Cortex-M33 TSMC 22ULL ​​بما في ذلك مُجمِّعات الذاكرة والمكتبات المنطقية ومنافذ GPIO والوثائق
• الأدوات والمواد: Socrates IP ToolingARM Design Studio، نماذج النظام الافتراضي
• الدعم: الدعم الفني القياسي لـ ARM، والتدريب عبر الإنترنت لـ ARM، وتحديثات الصيانة، والاعتمادات للتدريب في الموقع ومراجعة التصميم

توفر Arm قائمة بالبائعين الذين ينفذون نوى ARM في تصميمهم (منتجات قياسية محددة للتطبيق (ASSP)، والمعالجات الدقيقة ووحدات التحكم الدقيقة). ^[102]

تُستخدم نوى ARM في عدد من المنتجات، وخاصة أجهزة المساعد الرقمي الشخصي (PDA ) والهواتف الذكية . ومن الأمثلة على ذلك أجهزة Surface وSurface 2 وPocket PC من الجيل الأول من Microsoft ( بعد عام 2002 ) ، وأجهزة iPad من Apple ، وأجهزة الكمبيوتر اللوحية Eee Pad Transformer من Asus ، والعديد من أجهزة الكمبيوتر المحمولة Chromebook . ومن الأمثلة الأخرى هواتف iPhone الذكية من Apple ومشغلات الوسائط المحمولة iPod ، وكاميرات Canon PowerShot الرقمية ، و Nintendo Switch الهجين، ومعالج الأمان Wii وأجهزة الألعاب المحمولة 3DS ، وأنظمة الملاحة TomTom خطوة بخطوة .

في عام 2005، شاركت شركة Arm في تطوير حاسوب SpiNNaker التابع لجامعة مانشستر ، والذي استخدم أنوية ARM لمحاكاة الدماغ البشري . ^[103]

تُستخدم شرائح ARM أيضًا في Raspberry Pi و BeagleBoard و BeagleBone و PandaBoard وأجهزة الكمبيوتر أحادية اللوحة الأخرى ، لأنها صغيرة جدًا وغير مكلفة وتستهلك قدرًا ضئيلًا جدًا من الطاقة.

كانت بنية ARM ذات 32 بت ( ARM32 )، مثل ARMv7-A (التي تنفذ AArch32؛ راجع القسم الخاص بـ Armv8-A لمزيد من المعلومات حول هذا الموضوع)، هي البنية الأكثر استخدامًا على نطاق واسع في الأجهزة المحمولة اعتبارًا من عام 2011. ^[تحديث][ ^53]

منذ عام 1995، كانت الإصدارات المختلفة من دليل مرجع بنية ARM (انظر § الروابط الخارجية) المصدر الأساسي للوثائق المتعلقة ببنية معالج ARM ومجموعة التعليمات، مع التمييز بين الواجهات التي يتعين على جميع معالجات ARM دعمها (مثل دلالات التعليمات) وتفاصيل التنفيذ التي قد تختلف. تطورت البنية بمرور الوقت، وتحدد النسخة السابعة من البنية، ARMv7، ثلاثة "ملفات تعريف" للبنية:

• ملف تعريف A، ملف تعريف "التطبيق"، الذي تم تنفيذه بواسطة نوى 32 بت في سلسلة Cortex-A وبعض النوى غير ARM
• ملف تعريف R، وهو ملف تعريف "الوقت الحقيقي"، تم تنفيذه بواسطة النوى في سلسلة Cortex-R
• ملف تعريف M، ملف تعريف "المتحكم الدقيق"، الذي تم تنفيذه بواسطة معظم النوى في سلسلة Cortex-M

على الرغم من أن ملفات تعريف الهندسة المعمارية تم تعريفها أولاً لـ ARMv7، فقد قام ARM بعد ذلك بتعريف هندسة ARMv6-M (التي يستخدمها Cortex M0 / M0+ / M1 ) كمجموعة فرعية من ملف تعريف ARMv7-M مع تعليمات أقل.

باستثناء ملف تعريف M، تحدد بنية ARM ذات 32 بت عدة أوضاع لوحدة المعالجة المركزية، اعتمادًا على ميزات البنية المطبقة. في أي لحظة من الزمن، يمكن لوحدة المعالجة المركزية أن تكون في وضع واحد فقط، ولكنها يمكن أن تقوم بتبديل الأوضاع بسبب أحداث خارجية (مقاطعات) أو برمجيًا. ^[104]

• وضع المستخدم: الوضع الوحيد غير المميز.
• وضع FIQ: وضع مميز يتم الدخول إليه كلما قبل المعالج طلب مقاطعة سريعة .
• وضع IRQ: وضع مميز يتم الدخول إليه كلما قبل المعالج مقاطعة.
• وضع المشرف (svc): وضع مميز يتم الدخول إليه عند إعادة تعيين وحدة المعالجة المركزية أو عند تنفيذ تعليمات SVC.
• وضع الإلغاء: وضع مميز يتم الدخول إليه عند حدوث استثناء إلغاء مسبق أو إلغاء البيانات.
• الوضع غير المحدد: وضع مميز يتم الدخول إليه عند حدوث استثناء تعليمات غير محدد.
• وضع النظام (ARMv4 وما فوق): الوضع الوحيد الذي لا يتم الدخول إليه بواسطة استثناء. لا يمكن الدخول إليه إلا من خلال تنفيذ تعليمة تكتب صراحةً إلى بتات الوضع في سجل حالة البرنامج الحالي (CPSR) من وضع آخر يتمتع بامتيازات (ليس من وضع المستخدم).
• وضع المراقبة (ملحقات الأمان ARMv6 وARMv7، ARMv8 EL3): تم تقديم وضع مراقبة لدعم ملحق TrustZone في نوى ARM.
• وضع Hyp (ملحقات المحاكاة الافتراضية ARMv7، ARMv8 EL2): وضع المشرف الافتراضي الذي يدعم متطلبات المحاكاة الافتراضية Popek وGoldberg للتشغيل غير الآمن لوحدة المعالجة المركزية. ^{[105] [106]}
• وضع الخيط (ARMv6-M، ARMv7-M، ARMv8-M): وضع يمكن تحديده إما كوضع مميز أو غير مميز. يمكن أيضًا تحديد ما إذا كان سيتم استخدام مؤشر المكدس الرئيسي (MSP) أو مؤشر مكدس العملية (PSP) في سجل CONTROL مع إمكانية الوصول المميزة. تم تصميم هذا الوضع لمهام المستخدم في بيئة RTOS ولكنه يستخدم عادةً في النظام الأساسي للحلقة الفائقة.
• وضع المعالج (ARMv6-M، ARMv7-M، ARMv8-M): وضع مخصص لمعالجة الاستثناءات (باستثناء RESET التي تتم معالجتها في وضع Thread). يستخدم وضع المعالج دائمًا MSP ويعمل على مستوى مميز.

تم تنفيذ ARM الأصلي (واللاحق) بشكل ثابت بدون تعليمات برمجية دقيقة ، مثل معالج 6502 ذي 8 بتات الأكثر بساطة والذي تم استخدامه في أجهزة الكمبيوتر الدقيقة Acorn السابقة.

تتضمن بنية ARM ذات 32 بت (والبنية ذات 64 بت في الغالب) ميزات RISC التالية:

• هندسة التحميل والتخزين .
• لا يوجد دعم لعمليات الوصول غير المحاذية للذاكرة في الإصدار الأصلي للهندسة المعمارية. تدعم ARMv6 والإصدارات الأحدث، باستثناء بعض إصدارات المتحكم الدقيق، عمليات الوصول غير المحاذية لتعليمات التحميل/التخزين المكونة من نصف كلمة وكلمة واحدة مع بعض القيود، مثل عدم وجود ذرية مضمونة . ^{[107] [108]}
• ملف سجل موحد 16 × 32 بت (بما في ذلك عداد البرنامج ومؤشر المكدس وسجل الارتباط).
• تم تحديد عرض التعليمات بمقدار 32 بت لتسهيل فك التشفير والتسلسل ، على حساب انخفاض كثافة التعليمات البرمجية . وفي وقت لاحق، أضافت مجموعة تعليمات Thumb تعليمات مكونة من 16 بت وزادت كثافة التعليمات البرمجية.
• تنفيذ دورة ساعة واحدة في الغالب.

لتعويض التصميم البسيط، بالمقارنة مع المعالجات مثل Intel 80286 و Motorola 68020 ، تم استخدام بعض ميزات التصميم الإضافية:

• يؤدي التنفيذ المشروط لمعظم التعليمات إلى تقليل تكلفة الفرع وتعويض عدم وجود متنبئ بالفرع في الرقائق المبكرة.
• تقوم التعليمات الحسابية بتغيير رموز الحالة فقط عند الرغبة في ذلك.
• يمكن استخدام محول الأسطوانة 32 بت دون التأثير على الأداء مع معظم التعليمات الحسابية وحسابات العناوين.
• يحتوي على أوضاع عنونة مفهرسة قوية .
• يدعم سجل الارتباط استدعاءات وظيفة الورقة السريعة.
• لقد قام نظام فرعي للمقاطعة على مستويين من الأولوية، وهو بسيط ولكنه سريع، بتبديل بنوك السجلات.

يتضمن ARM عمليات حسابية صحيحة للجمع والطرح والضرب؛ وتدعم بعض إصدارات الهندسة المعمارية أيضًا عمليات القسمة.

يدعم ARM عمليات الضرب 32 بت × 32 بت إما بنتيجة 32 بت أو بنتيجة 64 بت، على الرغم من أن أنوية Cortex-M0 / M0+ / M1 لا تدعم نتائج 64 بت. ^[109] تدعم بعض أنوية ARM أيضًا عمليات الضرب 16 بت × 16 بت و32 بت × 16 بت.

يتم تضمين تعليمات التقسيم فقط في بنيات ARM التالية:

• تتضمن معماريات Armv7-M وArmv7E-M دائمًا تعليمات التقسيم. ^[110]
• تتضمن بنية Armv7-R دائمًا تعليمات التقسيم في مجموعة تعليمات Thumb، ولكن بشكل اختياري في مجموعة تعليماتها المكونة من 32 بت. ^[111]
• تتضمن بنية Armv7-A بشكل اختياري تعليمات التقسيم. قد لا يتم تنفيذ التعليمات، أو يتم تنفيذها فقط في مجموعة تعليمات Thumb، أو يتم تنفيذها في كل من مجموعتي تعليمات Thumb وARM، أو يتم تنفيذها إذا تم تضمين ملحقات المحاكاة الافتراضية. ^[111]

تكون السجلات من R0 إلى R7 هي نفسها في جميع أوضاع وحدة المعالجة المركزية؛ ولا يتم تخزينها مطلقًا.

السجلات من R8 إلى R12 هي نفسها في جميع أوضاع وحدة المعالجة المركزية باستثناء وضع FIQ. يحتوي وضع FIQ على سجلات R8 إلى R12 مميزة خاصة به.

يتم تخزين R13 وR14 في جميع أوضاع وحدة المعالجة المركزية المميزة باستثناء وضع النظام. أي أن كل وضع يمكن الدخول إليه بسبب استثناء له R13 وR14 خاص به. تحتوي هذه السجلات بشكل عام على مؤشر المكدس وعنوان الإرجاع من مكالمات الوظيفة على التوالي.

الأسماء المستعارة:

• يُشار إلى R13 أيضًا باسم SP، مؤشر المكدس .
• يُشار إلى R14 أيضًا باسم LR، سجل الارتباط .
• يُشار إلى R15 أيضًا باسم PC، وهو عداد البرامج .

يحتوي سجل حالة البرنامج الحالي (CPSR) على 32 بتًا كما يلي. ^[112]

• M (بتات 0–4) هي بتات وضع المعالج.
• T (بت 5) هو بت حالة الإبهام.
• F (بت 6) هو بت تعطيل FIQ.
• I (بت 7) هو بت تعطيل IRQ.
• أ (بت 8) هو بت تعطيل الإلغاء للبيانات غير الدقيقة.
• E (بت 9) هو بت ترتيب البيانات.
• IT (البتات 10–15 و25–26) هي بتات الحالة إذا-ثم.
• GE (بتات 16–19) هي البتات الأكبر من أو تساوي.
• DNM (بتات 20–23) هي بتات عدم التعديل.
• J (بت 24) هو بت حالة Java.
• Q (بت 27) هو بت الفائض اللزج.
• V (بت 28) هو بت الفائض.
• C (بت 29) هو بت الحمل/الاقتراض/التمديد.
• Z (بت 30) هو البت صفر.
• N (بت 31) هو البت السالب/الأقل من.

تحتوي كل تعليمات ARM تقريبًا على ميزة تنفيذ مشروط تسمى التنبؤ ، والتي يتم تنفيذها باستخدام محدد رمز شرط مكون من 4 بتات (التنبؤ). للسماح بالتنفيذ غير المشروط، يتسبب أحد الرموز المكونة من أربعة بتات في تنفيذ التعليمات دائمًا. تحتوي معظم بنيات وحدة المعالجة المركزية الأخرى على رموز شرطية فقط على تعليمات الفرع. ^[113]

على الرغم من أن المسند يشغل أربعة من 32 بتًا في كود التعليمات، وبالتالي يقلل بشكل كبير من بتات التشفير المتاحة للنزوح في تعليمات الوصول إلى الذاكرة، فإنه يتجنب تعليمات التفرع عند إنشاء كود ifلعبارات صغيرة . وبصرف النظر عن إزالة تعليمات التفرع نفسها، فإن هذا يحافظ على خط أنابيب الجلب/فك التشفير/التنفيذ على حساب دورة واحدة فقط لكل تعليمة متخطاة.

الخوارزمية التي توفر مثالاً جيدًا للتنفيذ الشرطي هي خوارزمية إقليدية تعتمد على الطرح لحساب القاسم المشترك الأعظم . في لغة البرمجة C ، يمكن كتابة الخوارزمية على النحو التالي:

int gcd ( int a , int b ) { while ( a != b ) // ندخل الحلقة عندما يكون a < b أو a > b، ولكن ليس عندما يكون a == b if ( a > b ) // عندما يكون a > b نفعل هذا a -= b ; else // عندما يكون a < b نفعل ذلك (لا حاجة إلى "if (a < b)" لأن a != b تم فحصها أثناء الشرط) b -= a ; return a ; }     
       
          
        
             
        
   

يمكن إعادة كتابة نفس الخوارزمية بطريقة أقرب إلى تعليمات ARM المستهدفة على النحو التالي:

حلقة : 
// قارن بين أ وب GT = أ > ب ؛ LT = أ < ب ؛ NE = أ != ب ؛    
        
        
        

    // تنفيذ العمليات بناءً على نتائج العلم 
if ( GT ) a -= b ; // اطرح * فقط * إذا كانت أكبر من if ( LT ) b -= a ; // اطرح * فقط * إذا كانت أقل من if ( NE ) انتقل إلى الحلقة ; // قم بالحلقة * فقط * إذا كانت القيم المقارنة غير متساوية return a ;            
            
        
     

ومشفرة بلغة التجميع على النحو التالي:

; تعيين a إلى السجل r0، b إلى 
حلقة r1: CMP r0 ، r1 ؛ تعيين الشرط "NE" إذا كان (a ≠ b)،؛ "GT" إذا كان (a > b) ،؛ أو "LT" إذا كان (a < b) SUBGT r0 ، r0 ، r1 ؛ إذا كان "GT" (أكبر من)، فإن a = a − b SUBLT r1 ، r1 ، r0 ؛ إذا كان "LT" (أقل من)، فإن b = b − a حلقة BNE ؛ إذا كان "NE" (غير متساوٍ)، فإن حلقة B lr ؛ العودة               
                            
                            
               
               
                     
                         

الذي يتجنب الفروع حول جمل thenand else. إذا كانت r0و r1متساويتين، SUBفلن يتم تنفيذ أي من التعليمات، مما يلغي الحاجة إلى فرع شرطي لتنفيذ whileالفحص في أعلى الحلقة، على سبيل المثال SUBLEتم استخدام had (أقل من أو يساوي).

إحدى الطرق التي يوفر بها الكود المصغر تشفيرًا أكثر كثافة هي إزالة محدد الأربعة بتات من التعليمات غير الفرعية.

ميزة أخرى لمجموعة التعليمات هي القدرة على طي التحولات والدوران في تعليمات معالجة البيانات (الحسابية والمنطقية والتحريك من سجل إلى سجل)، بحيث، على سبيل المثال، العبارة في لغة C :

أ += ( ج << 2 )؛    

يمكن تقديمها على هيئة تعليمات مكونة من كلمة واحدة ودورة واحدة: ^[114]

أضف Ra ، Ra ، Rj ، LSL #2      

ويؤدي هذا إلى أن يكون برنامج ARM النموذجي أكثر كثافة من المتوقع مع عدد أقل من عمليات الوصول إلى الذاكرة؛ وبالتالي يتم استخدام خط الأنابيب بكفاءة أكبر.

يتمتع معالج ARM أيضًا بميزات نادرًا ما نراها في بنى RISC الأخرى، مثل العنونة النسبية للكمبيوتر الشخصي (في الواقع، في معالج ARM ذي 32 بت ^{[1] يكون} الكمبيوتر الشخصي واحدًا من سجلاته الستة عشر) وأوضاع العنونة قبل الزيادة وبعدها.

لقد زادت مجموعة تعليمات ARM بمرور الوقت. على سبيل المثال، لا تحتوي بعض معالجات ARM المبكرة (قبل ARM7TDMI) على تعليمات لتخزين كمية مكونة من بايتين.

تحتوي تطبيقات ARM7 والإصدارات السابقة على خط أنابيب من ثلاث مراحل ؛ المراحل هي الجلب وفك التشفير والتنفيذ. التصميمات ذات الأداء الأعلى، مثل ARM9، لديها خطوط أنابيب أعمق: يحتوي Cortex-A8 على ثلاث عشرة مرحلة. تتضمن تغييرات التنفيذ الإضافية لتحقيق أداء أعلى أداة جمع أسرع ومنطق تنبؤ فرع أكثر شمولاً . كان الاختلاف بين نواة ARM7DI وARM7DMI، على سبيل المثال، مضاعفًا محسّنًا؛ ومن هنا جاءت إضافة "M".

توفر بنية ARM (قبل Armv8) طريقة غير تدخلية لتوسيع مجموعة التعليمات باستخدام "معالجات مساعدة" يمكن معالجتها باستخدام MCR وMRC وMRRC وMCRR وتعليمات مماثلة. يتم تقسيم مساحة المعالج المساعد منطقيًا إلى 16 معالجًا مساعدًا بأرقام من 0 إلى 15، حيث يتم حجز المعالج المساعد 15 (cp15) لبعض وظائف التحكم النموذجية مثل إدارة ذاكرة التخزين المؤقت وتشغيل وحدة ذاكرة الوصول العشوائي على المعالجات التي تحتوي على معالج مساعد.

في الأجهزة التي تعمل بنظام ARM، عادة ما يتم توصيل الأجهزة الطرفية بالمعالج عن طريق تعيين سجلاتها المادية في مساحة ذاكرة ARM، أو في مساحة المعالج المساعد، أو عن طريق الاتصال بجهاز آخر (ناقل) والذي بدوره يتم توصيله بالمعالج. تتمتع عمليات الوصول إلى المعالج المساعد بزمن وصول أقل، لذا يمكن الوصول إلى بعض الأجهزة الطرفية—على سبيل المثال، وحدة تحكم المقاطعة XScale—بالطريقتين: من خلال الذاكرة ومن خلال المعالجات المساعدة.

في حالات أخرى، لا يدمج مصممو الرقائق سوى الأجهزة باستخدام آلية المعالج المساعد. على سبيل المثال، قد يكون محرك معالجة الصور عبارة عن نواة ARM7TDMI صغيرة مقترنة بمعالج مساعد لديه عمليات متخصصة لدعم مجموعة محددة من أساسيات ترميز HDTV.

This section needs additional citations for verification. Please help improve this article by adding citations to reliable sources in this section. Unsourced material may be challenged and removed. (March 2011) (Learn how and when to remove this message)

تتضمن جميع معالجات ARM الحديثة مرافق تصحيح أخطاء الأجهزة، مما يسمح لمصححي أخطاء البرامج بإجراء عمليات مثل إيقاف التشغيل والتدريج وإيقاف تشغيل التعليمات البرمجية بدءًا من إعادة الضبط. تم بناء هذه المرافق باستخدام دعم JTAG ، على الرغم من أن بعض النوى الأحدث تدعم اختياريًا بروتوكول "SWD" ثنائي الأسلاك الخاص بـ ARM. في نوى ARM7TDMI، يمثل "D" دعم تصحيح أخطاء JTAG، ويمثل "I" وجود وحدة تصحيح أخطاء "EmbeddedICE". بالنسبة لأجيال نوى ARM7 وARM9، كان EmbeddedICE عبر JTAG معيار تصحيح أخطاء بحكم الأمر الواقع، على الرغم من عدم ضمانه من الناحية المعمارية.

تحدد بنية ARMv7 مرافق تصحيح الأخطاء الأساسية على المستوى المعماري. وتشمل هذه نقاط التوقف ونقاط المراقبة وتنفيذ التعليمات في "وضع التصحيح"؛ وكانت المرافق المماثلة متاحة أيضًا مع EmbeddedICE. يتم دعم تصحيح الأخطاء في "وضع التوقف" و"وضع المراقبة". آلية النقل الفعلية المستخدمة للوصول إلى مرافق التصحيح غير محددة معماريًا، لكن التنفيذات تتضمن عمومًا دعم JTAG.

هناك بنية تصحيح ARM منفصلة "CoreSight"، والتي لا تتطلبها معالجات ARMv7 من الناحية المعمارية.

منفذ الوصول إلى التصحيح (DAP) هو تنفيذ لواجهة تصحيح ARM. ^[115] هناك تنفيذان مختلفان مدعومان، منفذ تصحيح JTAG السلكي التسلسلي (SWJ-DP) ومنفذ تصحيح JTAG السلكي التسلسلي (SW-DP). ^[116] CMSIS-DAP هي واجهة قياسية تصف كيف يمكن لبرامج التصحيح المختلفة على جهاز كمبيوتر مضيف التواصل عبر USB مع البرامج الثابتة التي تعمل على مصحح أخطاء الأجهزة، والذي بدوره يتحدث عبر SWD أو JTAG إلى وحدة معالجة مركزية ARM Cortex ممكّنة من CoreSight. ^{[117] [118] [119]}

لتحسين بنية ARM لمعالجة الإشارات الرقمية وتطبيقات الوسائط المتعددة، تمت إضافة تعليمات DSP إلى مجموعة التعليمات. ^[120] يتم الإشارة إليها بحرف "E" في اسم بنيات ARMv5TE وARMv5TEJ. تشير المتغيرات E أيضًا إلى T وD وM وI.

التعليمات الجديدة شائعة في بنيات معالجات الإشارات الرقمية (DSP). وهي تتضمن اختلافات في الضرب والتراكم ، والجمع والطرح المشبعين ، وحساب الأصفار الأولية .

تم تقديم هذا الامتداد لمجموعة التعليمات الأساسية لأول مرة في عام 1999، وهو يتناقض مع معالج الإشارات الرقمية المساعد السابق لشركة ARM والمعروف باسم Piccolo، والذي استخدم مجموعة تعليمات مميزة وغير متوافقة يتضمن تنفيذها عداد برنامج منفصل. ^[121] استخدمت تعليمات Piccolo ملف سجل مميز مكون من ستة عشر سجلاً بطول 32 بت، مع بعض التعليمات التي تجمع بين السجلات لاستخدامها كمراكم بطول 48 بت وتعليمات أخرى تعالج سجلات نصف بطول 16 بت. كانت بعض التعليمات قادرة على العمل على قيمتين بطول 16 بت بالتوازي. تضمن الاتصال بملف سجل Piccolo تحميل تعليمات معالج الإشارات الرقمية المساعد إلى Piccolo وتخزينها من Piccolo عبر مخزنين مؤقتين لثمانية إدخالات بطول 32 بت. تم وصف Piccolo بأنه يذكرنا بأساليب أخرى، ولا سيما SH-DSP من Hitachi و68356 من Motorola، ولم يستخدم ذاكرة محلية مخصصة واعتمد على عرض النطاق الترددي لنواة ARM لاسترجاع متغيرات DSP، مما أثر على الأداء المتزامن. ^[122] كما ثبت أن مجموعة التعليمات المميزة لـ Piccolo ليست "هدفًا جيدًا للمترجم". ^[121]

تم تقديمه في بنية ARMv6، وكان بمثابة مقدمة لـ Advanced SIMD، والذي يُسمى أيضًا Neon. ^[123]

Jazelle DBX (Direct Bytecode eXecution) هي تقنية تسمح بتنفيذ بايت كود Java مباشرةً في بنية ARM كحالة تنفيذ ثالثة (ومجموعة تعليمات) إلى جانب وضع ARM ووضع Thumb الحاليين. يتم الإشارة إلى دعم هذه الحالة بواسطة الحرف "J" في بنية ARMv5TEJ، وفي أسماء النواة ARM9EJ-S وARM7EJ-S. يلزم دعم هذه الحالة بدءًا من ARMv6 (باستثناء ملف تعريف ARMv7-M)، على الرغم من أن النوى الأحدث لا تتضمن سوى تنفيذ بسيط لا يوفر أي تسريع للأجهزة.

لتحسين كثافة التعليمات البرمجية المترجمة، تميزت المعالجات منذ ARM7TDMI (تم إصداره في عام 1994 ^{[124] )} بمجموعة التعليمات المضغوطة Thumb ، والتي لها حالتها الخاصة. (يشير "T" في "TDMI" إلى ميزة Thumb.) عندما يكون في هذه الحالة، ينفذ المعالج مجموعة التعليمات Thumb، وهي ترميز مضغوط مكون من 16 بت لمجموعة فرعية من مجموعة التعليمات ARM. ^[125] يتم تعيين معظم تعليمات Thumb مباشرة إلى تعليمات ARM العادية. يأتي توفير المساحة من جعل بعض متغيرات التعليمات ضمنية والحد من عدد الاحتمالات مقارنة بتعليمات ARM التي يتم تنفيذها في حالة مجموعة التعليمات ARM.

في Thumb، تتمتع التعليمات البرمجية ذات 16 بت بوظائف أقل. على سبيل المثال، يمكن فقط أن تكون الفروع مشروطة، والعديد من التعليمات البرمجية مقيدة بالوصول إلى نصف جميع سجلات وحدة المعالجة المركزية للأغراض العامة فقط. توفر التعليمات البرمجية الأقصر كثافة تعليمات برمجية محسنة بشكل عام، على الرغم من أن بعض العمليات تتطلب تعليمات إضافية. في المواقف التي يكون فيها عرض منفذ الذاكرة أو الناقل مقيدًا بأقل من 32 بت، تسمح التعليمات البرمجية الأقصر في Thumb بأداء متزايد مقارنة برمز ARM ذي 32 بت، حيث قد يلزم تحميل كمية أقل من التعليمات البرمجية إلى المعالج عبر عرض النطاق الترددي للذاكرة المقيد.

على عكس بنيات المعالجات ذات التعليمات ذات الطول المتغير (16 بت أو 32 بت)، مثل Cray-1 و Hitachi SuperH ، توجد مجموعات التعليمات ARM وThumb بشكل مستقل عن بعضها البعض. عادةً ما تحتوي الأجهزة المضمنة، مثل Game Boy Advance ، على كمية صغيرة من ذاكرة الوصول العشوائي يمكن الوصول إليها باستخدام مسار بيانات كامل بطول 32 بت؛ يتم الوصول إلى الغالبية عبر مسار بيانات ثانوي بطول 16 بت أو أضيق. في هذه الحالة، يكون من المنطقي عادةً تجميع كود Thumb وتحسين بعض الأقسام الأكثر كثافة في استخدام وحدة المعالجة المركزية يدويًا باستخدام تعليمات ARM كاملة بطول 32 بت، ووضع هذه التعليمات الأوسع في ذاكرة يمكن الوصول إليها عبر ناقل بطول 32 بت.

كان أول معالج مزود بفك تشفير تعليمات Thumb هو ARM7TDMI. وقد تضمنت جميع المعالجات التي تدعم مجموعات التعليمات ذات 32 بت، بدءًا من ARM9، بما في ذلك XScale، فك تشفير تعليمات Thumb. وهو يتضمن تعليمات مستمدة من Hitachi SuperH (1992)، والتي تم ترخيصها بواسطة ARM. ^[126] وتنفذ أصغر عائلات معالجات ARM (Cortex M0 وM1) مجموعة تعليمات Thumb ذات 16 بت فقط لتحقيق أقصى أداء في التطبيقات الأقل تكلفة. كما تحذف معالجات ARM التي لا تدعم العنونة ذات 32 بت Thumb.

تم تقديم تقنية Thumb-2 في نواة ARM1156 ، وتم الإعلان عنها في عام 2003. تعمل Thumb-2 على توسيع مجموعة التعليمات المحدودة المكونة من 16 بت في Thumb بتعليمات إضافية مكونة من 32 بت لمنح مجموعة التعليمات المزيد من الاتساع، وبالتالي إنتاج مجموعة تعليمات بطول متغير. كان الهدف المعلن لـ Thumb-2 هو تحقيق كثافة التعليمات البرمجية المماثلة لـ Thumb مع أداء مماثل لمجموعة تعليمات ARM على ذاكرة 32 بت.

يقوم Thumb-2 بتوسيع مجموعة تعليمات Thumb من خلال معالجة حقل البت وتفرعات الجدول والتنفيذ الشرطي. وفي الوقت نفسه، تم توسيع مجموعة تعليمات ARM للحفاظ على وظائف مكافئة في كلتا مجموعتي التعليمات. تدعم "لغة التجميع الموحدة" الجديدة (UAL) إنشاء تعليمات Thumb أو ARM من نفس الكود المصدر؛ إصدارات Thumb التي تظهر على معالجات ARMv7 قادرة بشكل أساسي على نفس قدرة كود ARM (بما في ذلك القدرة على كتابة معالجات المقاطعة). يتطلب هذا بعض العناية واستخدام تعليمة "IT" جديدة (إذا-ثم)، والتي تسمح بتنفيذ ما يصل إلى أربع تعليمات متتالية بناءً على شرط تم اختباره، أو على عكسه. عند التجميع في كود ARM، يتم تجاهل هذا، ولكن عند التجميع في Thumb فإنه يولد تعليمة فعلية. على سبيل المثال:

; إذا (r0 == r1) 
CMP r0 ، r1 ITE EQ ؛ ARM: لا يوجد رمز ... Thumb: تعليمات IT ؛ ثم r0 = r2؛ MOVEQ r0 ، r2 ؛ ARM: شرطي؛ Thumb: شرط عبر ITE 'T' (ثم) ؛ وإلا r0 = r3؛ MOVNE r0 ، r3 ؛ ARM: شرطي؛ Thumb: شرط عبر ITE 'E' (إلا) ؛ تذكر أن تعليمات Thumb MOV ليس لديها بتات لترميز "EQ" أو "NE".  
         

    

    

تدعم جميع شرائح ARMv7 مجموعة تعليمات Thumb. تدعم جميع الشرائح في سلسلة Cortex-A التي تدعم ARMv7، وجميع سلسلة Cortex-R، وجميع سلسلة ARM11 كلًا من "حالة مجموعة تعليمات ARM" و"حالة مجموعة تعليمات Thumb"، بينما تدعم الشرائح في سلسلة Cortex-M مجموعة تعليمات Thumb فقط. ^{[127] [128] [129]}

تم الإعلان عن ThumbEE (المسمى خطأً Thumb-2EE في بعض وثائق ARM)، والذي تم تسويقه باسم Jazelle RCT ^{[130] (هدف التجميع وقت التشغيل)، في عام 2005 وتم إيقافه في عام 2011. ظهر لأول مرة في معالج} Cortex-A8 . ThumbEE هي حالة مجموعة تعليمات رابعة، تُجري تغييرات صغيرة على مجموعة التعليمات الموسعة Thumb-2. تجعل هذه التغييرات مجموعة التعليمات مناسبة بشكل خاص للكود الناتج في وقت التشغيل (على سبيل المثال عن طريق التجميع JIT ) في بيئات التنفيذ المُدارة . ThumbEE هو هدف للغات مثل Java و C# و Perl و Python ، ويسمح لمُجمِّعي JIT بإخراج كود مُجمَّع أصغر حجمًا دون تقليل الأداء. ^{[ بحاجة لمصدر ]}

تتضمن الميزات الجديدة التي يوفرها ThumbEE عمليات فحص تلقائية للمؤشر الفارغ في كل تعليمات التحميل والتخزين، وتعليمات لإجراء فحص حدود المصفوفة، وتعليمات خاصة تستدعي معالجًا. بالإضافة إلى ذلك، نظرًا لأنه يستخدم تقنية Thumb-2، يوفر ThumbEE إمكانية الوصول إلى السجلات r8–r15 (حيث يتم الاحتفاظ بحالة Jazelle/DBX Java VM). ^[131] المعالجات هي أقسام صغيرة من التعليمات البرمجية التي يتم استدعاؤها بشكل متكرر، والتي تُستخدم عادةً لتنفيذ لغات عالية المستوى، مثل تخصيص الذاكرة لكائن جديد. تأتي هذه التغييرات من إعادة استخدام عدد قليل من التعليمات البرمجية، ومعرفة أن النواة في حالة ThumbEE الجديدة.

في 23 نوفمبر 2011، أوقفت Arm أي استخدام لمجموعة تعليمات ThumbEE، ^[132] وأزالت Armv8 الدعم لـ ThumbEE.

تقنية VFP (Vector Floating Point) هي امتداد لوحدة معالجة مساعدة للفاصلة العائمة (FPU) لهندسة ARM ^[133] (تم تنفيذها بشكل مختلف في Armv8 - المعالجات المساعدة غير محددة هناك). وهي توفر حسابًا منخفض التكلفة بدقة واحدة ودقة مزدوجة للفاصلة العائمة متوافقًا تمامًا مع معيار ANSI/IEEE Std 754-1985 للحسابات الثنائية للفاصلة العائمة . توفر VFP حسابًا للفاصلة العائمة مناسبًا لمجموعة واسعة من التطبيقات مثل أجهزة المساعد الرقمي الشخصي (PDA) والهواتف الذكية وضغط الصوت وفك ضغطه والرسومات ثلاثية الأبعاد والصوت الرقمي والطابعات وأجهزة فك التشفير وتطبيقات السيارات. كانت هندسة VFP تهدف إلى دعم تنفيذ تعليمات "وضع المتجه" القصيرة ولكنها تعمل على كل عنصر متجه بشكل متسلسل وبالتالي لم تقدم أداء التوازي الحقيقي لتعليمة واحدة وبيانات متعددة (SIMD). لذلك تمت إزالة وضع المتجه هذا بعد فترة وجيزة من تقديمه، ^[134] ليتم استبداله بـ Advanced SIMD الأقوى بكثير، والذي يسمى أيضًا Neon.

تحتوي بعض الأجهزة مثل ARM Cortex-A8 على وحدة VFPLite مقطوعة بدلاً من وحدة VFP كاملة، وتتطلب دورات ساعة أكثر بعشر مرات تقريبًا لكل عملية تعويم. ^[135] نفذت بنية ما قبل Armv8 الفاصلة العائمة/SIMD مع واجهة المعالج المساعد. تشمل وحدات الفاصلة العائمة و/أو SIMD الأخرى الموجودة في المعالجات القائمة على ARM والتي تستخدم واجهة المعالج المساعد FPA وFPE و iwMMXt ، وقد تم تنفيذ بعضها في البرنامج عن طريق الاحتجاز ولكن كان من الممكن تنفيذها في الأجهزة. وهي توفر بعض الوظائف نفسها مثل VFP ولكنها غير متوافقة مع التعليمات البرمجية التشغيلية . يوفر FPA10 أيضًا دقة ممتدة ، ولكنه ينفذ التقريب الصحيح (المطلوب بواسطة IEEE 754) فقط بدقة واحدة. ^[136]

برنامج VFPv1

عفا عليها الزمن

تقنية VFPv2

امتداد اختياري لمجموعة تعليمات ARM في بنيات ARMv5TE وARMv5TEJ وARMv6. يحتوي VFPv2 على 16 سجل FPU مكون من 64 بت.

VFPv3 أو VFPv3-D32

تم تنفيذه على معظم معالجات Cortex-A8 وA9 ARMv7. وهو متوافق مع VFPv2، باستثناء أنه لا يمكنه حصر استثناءات الفاصلة العائمة. يحتوي VFPv3 على 32 سجل FPU 64 بت كمعيار، ويضيف تعليمات VCVT للتحويل بين السلمي والعائم والمزدوج، ويضيف الوضع الفوري إلى VMOV بحيث يمكن تحميل الثوابت في سجلات FPU.

VFPv3-D16

كما هو مذكور أعلاه، ولكن مع 16 سجل وحدة معالجة عائمة 64 بت فقط. تم تنفيذه على معالجات Cortex-R4 وR5 و Tegra 2 (Cortex-A9).

VFPv3-F16

غير شائع؛ فهو يدعم نظام النقطة العائمة بنصف الدقة (16 بت) وفقًا لمعيار IEEE754-2008 كتنسيق تخزين.

VFPv4 أو VFPv4-D32

تم تنفيذ Cortex-A7 على معالجات ARMv7 Cortex-A12 وA15، ويحتوي بشكل اختياري على VFPv4-D32 في حالة وحدة FPU مع Neon. ^[137] يحتوي VFPv4 على 32 سجل وحدة FPU 64 بت كمعيار، ويضيف دعم نصف الدقة كتنسيق تخزين وتعليمات مضاعفة ومتراكمة مدمجة إلى ميزات VFPv3.

VFPv4-D16

كما هو مذكور أعلاه، إلا أنه يحتوي على 16 سجل وحدة عائمة ذات 64 بت فقط. تم تنفيذه على معالجات Cortex-A5 وA7 في حالة وحدة عائمة بدون Neon. ^[137]

VFPv5-D16-M

تم تنفيذه على Cortex-M7 عندما يكون خيار النواة العائمة ذات الدقة المفردة والمزدوجة موجودًا.

في Debian Linux ومشتقاته مثل Ubuntu و Linux Mint ، يشير armhf ( ARM hard float ) إلى بنية ARMv7 بما في ذلك امتداد الأجهزة ذات النقطة العائمة VFP3-D16 الإضافي (وThumb-2) أعلاه. تستخدم حزم البرامج وأدوات التجميع المتقاطعة اللاحقات armhf مقابل arm/armel للتمييز. ^[138]

إن ملحق SIMD المتقدم (المعروف أيضًا باسم Neon أو "MPE" Media Processing Engine) عبارة عن مجموعة تعليمات SIMD مدمجة 64 و 128 بت توفر تسريعًا قياسيًا لتطبيقات الوسائط ومعالجة الإشارات. يتم تضمين Neon في جميع أجهزة Cortex-A8، ولكنه اختياري في أجهزة Cortex-A9. ^[139] يمكن لـ Neon تنفيذ فك تشفير الصوت MP3 على وحدات المعالجة المركزية التي تعمل بسرعة 10 ميجاهرتز، ويمكنه تشغيل برنامج ترميز الكلام GSM التكيفي متعدد المعدلات (AMR) بسرعة 13 ميجاهرتز. يتميز بمجموعة تعليمات شاملة وملفات تسجيل منفصلة وأجهزة تنفيذ مستقلة. ^[140] يدعم Neon البيانات ذات الفاصلة العائمة ذات الدقة المفردة (32 بت) والأعداد الصحيحة 8 و 16 و 32 و 64 بت وعمليات SIMD للتعامل مع معالجة الصوت والفيديو بالإضافة إلى معالجة الرسومات والألعاب. في Neon، يدعم SIMD ما يصل إلى 16 عملية في نفس الوقت. تشترك أجهزة Neon في نفس السجلات ذات الفاصلة العائمة المستخدمة في VFP. تدعم الأجهزة مثل ARM Cortex-A8 وCortex-A9 متجهات 128 بت، ولكنها ستنفذ 64 بت في المرة الواحدة، ^[135] بينما يمكن لأجهزة Cortex-A15 الأحدث تنفيذ 128 بت في المرة الواحدة. ^{[141] [142]}

من بين خصائص Neon في أجهزة Armv7 أنه يقوم بطرد جميع الأرقام غير الطبيعية إلى الصفر، ونتيجة لذلك لن يستخدمه مُجمِّع GCC-funsafe-math-optimizations إلا إذا تم تشغيل ، والذي يسمح بفقدان الأرقام غير الطبيعية. لا يحتوي Neon "المُحسَّن" المحدد منذ Armv8 على هذه الخاصية، ولكن اعتبارًا من GCC 8.2 لا يزال نفس العلم مطلوبًا لتمكين تعليمات Neon. ^[143] من ناحية أخرى، يعتبر GCC Neon آمنًا على AArch64 لـ Armv8.

مشروع Ne10 هو أول مشروع مفتوح المصدر لشركة ARM (منذ بدايته؛ بينما استحوذت على مشروع أقدم، يُسمى الآن Mbed TLS ). مكتبة Ne10 عبارة عن مجموعة من الوظائف الشائعة والمفيدة المكتوبة بكل من Neon وC (للتوافق). تم إنشاء المكتبة للسماح للمطورين باستخدام تحسينات Neon دون تعلم Neon، ولكنها تعمل أيضًا كمجموعة من أمثلة أكواد Neon الجوهرية والتجميعية المحسنة للغاية لعمليات معالجة الإشارات الرقمية والحسابات ومعالجة الصور الشائعة. يتوفر كود المصدر على GitHub. ^[144]

الهيليوم هو امتداد متجه M-Profile (MVE). ويضيف أكثر من 150 تعليمة قياسية ومتجهية. ^[145]

إن ملحقات الأمان، التي يتم تسويقها باسم TrustZone Technology، موجودة في بنية ARMv6KZ وملف تعريف التطبيق الأحدث. وهي توفر بديلاً منخفض التكلفة لإضافة نواة أمان مخصصة أخرى إلى نظام SoC، من خلال توفير معالجين افتراضيين مدعومين بالتحكم في الوصول القائم على الأجهزة. وهذا يسمح لنواة التطبيق بالتبديل بين حالتين، يشار إليهما بالعوالم (لتقليل الارتباك مع أسماء أخرى لمجالات القدرات)، لمنع تسرب المعلومات من العالم الأكثر ثقة إلى العالم الأقل ثقة. يكون تبديل العالم هذا عموديًا بشكل عام على جميع القدرات الأخرى للمعالج، وبالتالي يمكن لكل عالم أن يعمل بشكل مستقل عن الآخر أثناء استخدام نفس النواة. ثم يتم إعلام الذاكرة والأجهزة الطرفية بالعالم التشغيلي للنواة وقد تستخدم هذا لتوفير التحكم في الوصول إلى الأسرار والرموز على الجهاز. ^[146]

عادةً، يتم تشغيل نظام تشغيل غني في العالم الأقل ثقة، مع وجود كود أصغر متخصص في الأمان في العالم الأكثر ثقة، بهدف تقليل سطح الهجوم . تتضمن التطبيقات النموذجية وظيفة إدارة الحقوق الرقمية للتحكم في استخدام الوسائط على الأجهزة المستندة إلى ARM، ^[147] ومنع أي استخدام غير معتمد للجهاز.

في الممارسة العملية، نظرًا لأن تفاصيل التنفيذ المحددة لتطبيقات TrustZone الملكية لم يتم الكشف عنها علنًا للمراجعة، فمن غير الواضح مستوى الضمان المقدم لنموذج تهديد معين ، لكنها ليست محصنة ضد الهجوم. ^{[148] [149]}

Open Virtualization ^[150] هو تنفيذ مفتوح المصدر لهندسة العالم الموثوق بها لـ TrustZone.

قامت AMD بترخيص ودمج تقنية TrustZone في تقنية المعالج الآمنة الخاصة بها . ^{[151] تتضمن} وحدات المعالجة المسرعة من AMD معالج Cortex-A5 للتعامل مع المعالجة الآمنة، والذي تم تمكينه في بعض المنتجات، ولكن ليس كلها. ^{[152] [153] [154]} في الواقع، تم تضمين نواة Cortex-A5 TrustZone في منتجات AMD السابقة، ولكن لم يتم تمكينها بسبب قيود الوقت. ^[153]

تستخدم Samsung Knox TrustZone لأغراض مثل اكتشاف التعديلات على النواة وتخزين الشهادات وإثبات المفاتيح. ^[155]

تم تقديم ملحق الأمان، الذي تم تسويقه باسم TrustZone لتقنية Armv8-M، في بنية Armv8-M. وبينما يحتوي على مفاهيم مماثلة لملحق TrustZone لـ Armv8-A، فإنه يتميز بتصميم معماري مختلف، حيث يتم إجراء التبديل بين العوالم باستخدام تعليمات فرعية بدلاً من استخدام الاستثناءات. كما يدعم معالجة المقاطعات المتداخلة الآمنة من أي من العوالم بغض النظر عن حالة الأمان الحالية. وتوفر هذه الميزات معًا مكالمات منخفضة الكمون إلى العالم الآمن ومعالجة المقاطعات المستجيبة. يوفر ARM مجموعة مرجعية من أكواد العالم الآمن في شكل Trusted Firmware for M و PSA Certified .

اعتبارًا من ARMv6، تدعم بنية ARM حماية الصفحة من عدم التنفيذ ، والتي يشار إليها باسم XN ، لـ eXecute Never . ^[156]

تمت إضافة امتداد العنوان المادي الكبير (LPAE)، الذي يوسع حجم العنوان المادي من 32 بت إلى 40 بت، إلى بنية Armv7-A في عام 2011. ^[157]

قد يكون حجم العنوان الفعلي أكبر في المعالجات القائمة على بنية 64 بت (Armv8-A). على سبيل المثال، يبلغ حجمه 44 بت في Cortex-A75 وCortex-A65AE. ^[158]

تشترك معماريات Armv8-R و Armv8-M ، التي تم الإعلان عنها بعد معمارية Armv8-A، في بعض الميزات مع Armv8-A. ومع ذلك، لا يتضمن Armv8-M أي تعليمات AArch64 64 بت، ولم يتضمن Armv8-R في الأصل أي تعليمات AArch64؛ تمت إضافة هذه التعليمات إلى Armv8-R لاحقًا.

تم الإعلان عن بنية Armv8.1-M في فبراير 2019، وهي عبارة عن تحسين لبنية Armv8-M. وهي تقدم ميزات جديدة بما في ذلك:

• امتداد جديد لمجموعة تعليمات المتجهات. امتداد المتجهات M-Profile (MVE)، أو Helium، مخصص لتطبيقات معالجة الإشارات والتعلم الآلي.
• تحسينات إضافية لمجموعة التعليمات الخاصة بالحلقات والفروع (تمديد الفرع منخفض التكلفة).
• تعليمات لدعم النقطة العائمة ذات الدقة النصفية .
• تحسين مجموعة التعليمات لإدارة TrustZone لوحدة النقطة العائمة (FPU).
• سمة ذاكرة جديدة في وحدة حماية الذاكرة (MPU).
• تركز التحسينات في التصحيح، بما في ذلك وحدة مراقبة الأداء (PMU)، وملحق التصحيح غير المتميز، ودعم التصحيح الإضافي على تطويرات تطبيقات معالجة الإشارات.
• تمديد الموثوقية والتوافر والقدرة على الخدمة (RAS).

تم الإعلان عنه في أكتوبر 2011، ^{[13] يمثل} Armv8-A (غالبًا ما يُسمى ARMv8 بينما يتوفر Armv8-R أيضًا) تغييرًا أساسيًا في بنية ARM. وهو يدعم حالتين للتنفيذ : حالة 64 بت تسمى AArch64 وحالة 32 بت تسمى AArch32 . في حالة AArch64، يتم دعم مجموعة تعليمات A64 جديدة 64 بت ؛ في حالة AArch32، يتم دعم مجموعتين من التعليمات: مجموعة التعليمات الأصلية 32 بت، المسماة A32 ، ومجموعة تعليمات Thumb-2 32 بت، المسماة T32 . يوفر AArch32 توافقًا مع مساحة المستخدم مع Armv7-A. يمكن أن تتغير حالة المعالج عند حدوث تغيير على مستوى الاستثناء؛ يسمح هذا بتنفيذ تطبيقات 32 بت في حالة AArch32 تحت نظام تشغيل 64 بت يتم تنفيذ نواته في حالة AArch64، ويسمح لنظام تشغيل 32 بت بالعمل في حالة AArch32 تحت سيطرة مشرف 64 بت يعمل في حالة AArch64. ^[1] أعلنت ARM عن أنويتها Cortex-A53 وCortex-A57 في 30 أكتوبر 2012. ^[73] كانت Apple أول من أصدر نواة متوافقة مع Armv8-A في منتج استهلاكي ( Apple A7 في iPhone 5S ). كانت AppliedMicro ، باستخدام FPGA ، أول من عرض Armv8-A. ^[159] أول نظام SoC Armv8-A من Samsung هو Exynos 5433 المستخدم في Galaxy Note 4 ، والذي يتميز بمجموعتين من أربعة أنوية Cortex-A57 وCortex-A53 في تكوين big.LITTLE ؛ ولكنه سيعمل فقط في وضع AArch32. ^[160]

بالنسبة لكل من AArch32 و AArch64، يجعل Armv8-A معيار VFPv3/v4 وSIMD (Neon) المتقدم. كما يضيف تعليمات التشفير التي تدعم AES و SHA-1 / SHA-256 وحسابات المجال المحدود . ^[161] تم تقديم AArch64 في Armv8-A ومراجعته اللاحقة. لا يتم تضمين AArch64 في معماريات Armv8-R و Armv8-M ذات 32 بت.

يمكن لمعالج ARMv8-A دعم أحد AArch32 وAArch64 أو كليهما؛ فقد يدعم AArch32 وAArch64 في مستويات استثناء أقل وAArch64 فقط في مستويات استثناء أعلى. ^[162] على سبيل المثال، يدعم ARM Cortex-A32 AArch32 فقط، ^[163] ويدعم ARM Cortex-A34 AArch64 فقط، ^[164] ويدعم ARM Cortex-A72 كلاً من AArch64 وAArch32. ^[165] يجب أن يدعم معالج ARMv9-A AArch64 في جميع مستويات الاستثناء، وقد يدعم AArch32 في EL0. ^[162] لا تدعم بعض معالجات ARMv8-A، مثل Apple M1 و Apple A11 ، تطبيقات AArch32 على الإطلاق.

تمت إضافة دعم AArch64 الاختياري إلى ملف تعريف Armv8-R، حيث كان أول نواة ARM تنفذه هو Cortex-R82. ^[166] ويضيف مجموعة تعليمات A64.

تم الإعلان عن التحديث في مارس 2021، ويركز على التنفيذ الآمن والتقسيم . [ ^{167] [168]}

Arm SystemReady، والذي كان يسمى سابقًا Arm ServerReady، هو برنامج شهادة يساعد في توفير أنظمة التشغيل العامة الجاهزة وأجهزة التشغيل الافتراضية على الأنظمة المستندة إلى Arm من خوادم مراكز البيانات إلى الأجهزة الصناعية وأجهزة إنترنت الأشياء. اللبنات الأساسية للبرنامج هي المواصفات الخاصة بمتطلبات الأجهزة والبرامج الثابتة الدنيا التي يمكن لأنظمة التشغيل وأجهزة التشغيل الافتراضية الاعتماد عليها. هذه المواصفات هي: ^[169]

• هندسة النظام الأساسي (BSA) ^[170] والمكملات الخاصة بشريحة السوق (على سبيل المثال، مكمل Server BSA) ^[171]
• متطلبات التمهيد الأساسية (BBR) ^[172] ومتطلبات أمان التمهيد الأساسية (BBR) ^[173]

تم تطوير هذه المواصفات بشكل مشترك من قبل شركة Arm وشركائها في لجنة استشارية للهندسة المعمارية للنظام (SystemArchAC).

مجموعة الامتثال للهندسة المعمارية (ACS) هي أدوات الاختبار التي تساعد في التحقق من امتثال هذه المواصفات. توثق مواصفات متطلبات Arm SystemReady متطلبات الشهادات. ^[174]

تم تقديم هذا البرنامج بواسطة Arm في عام 2020 في أول حدث DevSummit . تم تقديم سابقه Arm ServerReady في عام 2018 في حدث Arm TechCon. يتضمن هذا البرنامج حاليًا أربع نطاقات:

• SystemReady SR: هذا النطاق مخصص للخوادم ومحطات العمل التي تدعم أنظمة التشغيل والمشرفين الافتراضيين الذين يتوقعون واجهات UEFI و ACPI و SMBIOS . تتطلب أنظمة Windows وRed Hat Enterprise Linux وVMware ESXi-Arm هذه الواجهات بينما يمكن لتوزيعات Linux وBSD الأخرى أيضًا دعمها. ^{[ يحتاج إلى توضيح ]}
• SystemReady LS (نظام LinuxBoot): هذا النطاق مخصص للخوادم التي يستخدمها المطورون لدعم أنظمة تشغيل Linux التي تتوقع برامج LinuxBoot الثابتة إلى جانب واجهات ACPI وSMBIOS.
• SystemReady ES (نظام مضمّن): هذا النطاق مخصص لأجهزة الحافة الصناعية وأجهزة إنترنت الأشياء التي تدعم أنظمة التشغيل والمشرفين الافتراضيين الذين يتوقعون واجهات UEFI وACPI وSMBIOS. تتطلب أنظمة Windows IoT Enterprise وRed Hat Enterprise Linux وVMware ESXi-Arm هذه الواجهات بينما يمكن لتوزيعات Linux وBSD الأخرى أيضًا دعمها. ^{[ يُطلب التوضيح ]}
• SystemReady IR (IoT Ready): هذا النطاق مخصص لأجهزة الحافة الصناعية وأجهزة إنترنت الأشياء التي تدعم أنظمة التشغيل التي تتوقع واجهات UEFI و devicetree . يمكن أن يدعم Linux المدمج (على سبيل المثال، Yocto ) وبعض توزيعات Linux/BSD (على سبيل المثال، Fedora وUbuntu وDebian وOpenSUSE) أيضًا. ^{[ يحتاج إلى توضيح ]}

شهادة PSA المعتمدة ، والتي كانت تسمى سابقًا Platform Security Architecture، هي إطار عمل أمني ونظام تقييم مستقل عن البنية المعمارية. وهي تهدف إلى المساعدة في تأمين أجهزة إنترنت الأشياء (IoT) المبنية على معالجات النظام على الشريحة (SoC). ^[175] تم تقديمها لزيادة الأمان حيث تكون بيئة التنفيذ الموثوقة بالكامل كبيرة جدًا أو معقدة. ^[176]

تم تقديم هذه الهندسة المعمارية بواسطة Arm في عام 2017 في حدث TechCon السنوي . ^{[176] [177]} على الرغم من أن المخطط لا يعتمد على الهندسة المعمارية، فقد تم تنفيذه لأول مرة على نوى معالج Arm Cortex-M المخصصة لاستخدام المتحكم الدقيق. تتضمن شهادة PSA نماذج تهديدات وتحليلات أمان متاحة مجانًا توضح عملية اتخاذ القرار بشأن ميزات الأمان في منتجات إنترنت الأشياء الشائعة. ^[178] كما توفر حزم واجهة برمجة التطبيقات (API) القابلة للتنزيل مجانًا، والمواصفات المعمارية، وتنفيذات البرامج الثابتة مفتوحة المصدر، ومجموعات الاختبار ذات الصلة. ^[179]

بعد تطوير إطار عمل أمان الهندسة المعمارية في عام 2017، تم إطلاق مخطط ضمان PSA Certified بعد عامين في Embedded World في عام 2019. ^[180] تقدم PSA Certified مخطط تقييم أمان متعدد المستويات لموردي الرقائق وموفري أنظمة التشغيل وصانعي أجهزة إنترنت الأشياء. ^[181] قدم عرض Embedded World لموردي الرقائق شهادة المستوى 1. تم تقديم مسودة للحماية من المستوى 2 في نفس الوقت. ^[182] أصبحت شهادة المستوى 2 معيارًا قابلاً للاستخدام في فبراير 2020. ^[183]

تم إنشاء الشهادة من قبل أصحاب المصلحة المشتركين في PSA لتمكين نهج الأمان من خلال التصميم لمجموعة متنوعة من منتجات إنترنت الأشياء. مواصفات PSA المعتمدة لا تعتمد على التنفيذ والهندسة المعمارية، ونتيجة لذلك يمكن تطبيقها على أي شريحة أو برنامج أو جهاز. ^{[184] [182]} كما تعمل الشهادة على إزالة تجزئة الصناعة لمصنعي ومطوري منتجات إنترنت الأشياء . ^[185]

كان أول حاسوب شخصي يعمل بنظام ARM ذي 32 بت، وهو Acorn Archimedes ، مخصصًا في الأصل لتشغيل نظام تشغيل طموح يسمى ARX . تم شحن الأجهزة بنظام RISC OS ، والذي تم استخدامه أيضًا في أنظمة ARM اللاحقة من Acorn وبائعين آخرين. كانت بعض أجهزة Acorn المبكرة قادرة أيضًا على تشغيل منفذ يونكس يسمى RISC iX . (لا ينبغي الخلط بين أي منهما وبين RISC/os ، وهو متغير يونكس معاصر لهندسة MIPS.)

يتم دعم بنية ARM ذات 32 بت بواسطة عدد كبير من أنظمة التشغيل المضمنة وأنظمة التشغيل في الوقت الفعلي ، بما في ذلك:

اعتبارًا من مارس 2024، كانت بنية ARM ذات 32 بت هي البيئة الأساسية للأجهزة لمعظم أنظمة تشغيل الأجهزة المحمولة مثل الأنظمة التالية، ولكن العديد من هذه المنصات مثل Android وApple iOS تطورت إلى بنية ARM ذات 64 بت:

في السابق، ولكن تم إيقافه الآن:

يتم دعم بنية ARM ذات 32 بت بواسطة نظام التشغيل RISC OS والعديد من أنظمة التشغيل المشابهة لـ Unix بما في ذلك:

• فري بي إس دي
• نت بي إس دي
• أوبن بي إس دي
• أوبن سولاريس ^[190]
• عدة توزيعات لينكس ، مثل:
  • ديبيان
  • أرمبيان
  • جنتو
  • أوبونتو
  • نظام التشغيل Raspberry Pi (المعروف سابقًا باسم Raspbian)
  • سلاكوير

• النزاهة ^[191]
• ^[192] أو إس إي
• سكيوبتا ^[189]
• seL4 ^[193]
• فاروس ^[187]
• نظام التشغيل المجاني في الوقت الفعلي
• كيو إن إكس ^[194]
• في اكس وركس ^[195]
• زفير

• يدعم Android Armv8-A في Android Lollipop (5.0) والإصدارات الأحدث.
• يدعم نظام iOS Armv8-A في iOS 7 والإصدارات الأحدث على أنظمة Apple SoC ذات 64 بت . يدعم نظام iOS 11 والإصدارات الأحدث، و iPadOS ، معالجات وتطبيقات ARM ذات 64 بت فقط.
• تم تطوير HarmonyOS NEXT خصيصًا لمعالجات ARM، بدءًا من إطلاقه في عام 2024.
• موبيان
• نظام تشغيل PostmarketOS
• أرش لينكس ARM
• مانجارو ^[196]

• تم دمج دعم Armv8-A في إصدار 3.7 من نواة Linux في أواخر عام 2012. ^[197] يدعم Armv8-A عدد من توزيعات Linux ، مثل:
  • ديبيان ^{[198] [199]}
  • أرمبيان
  • ألباين لينكس
  • أوبونتو ^[200]
  • فيدورا ^[201]
  • أوبن سوزي ^[202]
  • SUSE Linux Enterprise ^[203]
  • ^[204] آر إتش إي إل
  • نظام التشغيل Raspberry Pi (المعروف سابقًا باسم Raspbian)
• تم دمج دعم Armv8-A في FreeBSD في أواخر عام 2014. ^[205]
• يتوفر دعم Armv8 لنظام OpenBSD اعتبارًا من عام 2023. ^[update][ ^206]
• يدعم NetBSD Armv8 منذ أوائل عام 2018. ^[207]
• Windows - يعمل Windows 10 على تشغيل "تطبيقات x86 و32 بت ARM" ذات 32 بت ، ^[208] بالإضافة إلى تطبيقات سطح المكتب ARM64 الأصلية؛ ^{[209] [210] يعمل} Windows 11 على تشغيل تطبيقات ARM64 الأصلية ويمكنه أيضًا تشغيل تطبيقات x86 وx86-64 عبر المحاكاة. يتوفر دعم تطبيقات ARM ذات 64 بت في متجر Microsoft منذ نوفمبر 2018. ^[211]
• يدعم نظام macOS ARM منذ أواخر عام 2020؛ أول إصدار يدعم ARM هو macOS Big Sur . ^[212] يضيف Rosetta 2 دعمًا لتطبيقات x86-64 ولكن ليس المحاكاة الافتراضية لمنصات الكمبيوتر x86-64. ^[213]

يمكن تشغيل تطبيقات Windows المعاد تجميعها لـ ARM والمرتبطة بـ Winelib، من مشروع Wine ، على ARM 32 بت أو 64 بت في Linux أو FreeBSD أو أنظمة تشغيل متوافقة أخرى. ^{[214] [215]} تم عرض ثنائيات x86، على سبيل المثال عندما لا يتم تجميعها خصيصًا لـ ARM، على ARM باستخدام QEMU مع Wine (على Linux والمزيد)، ^{[ بحاجة لمصدر ]} ولكنها لا تعمل بأقصى سرعة أو بنفس القدرة كما هو الحال مع Winelib.

• Amber – نواة معالج مفتوحة المصدر متوافقة مع ARM
• AMULET – تنفيذ غير متزامن لهندسة ARM
• سيليكون ابل
• برنامج شهادة مهندس معتمد من ARM
• ARM big.LITTLE – بنية الحوسبة غير المتجانسة من ARM
  • داينام آي كيو
• ARMulator - محاكي مجموعة التعليمات
• مقارنة بين معالجات ARM
• الانهيار (ثغرة أمنية) ^[216]
• حاسوب مجموعة التعليمات المخفضة (RISC)
• ريسك-V
• شبح (ثغرة أمنية)
• Unicore – بنية مكونة من 32 سجلاً تعتمد بشكل كبير على ARM 32 بت